在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1982|回复: 2

[求助] 在写verilog 时底层模块也要一个一个的写吗

[复制链接]
发表于 2014-8-16 01:12:54 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
做ASIC时,在写verilog 时底层模块也要一个一个的写吗,比如说一个2bit的全加器,是直接写Y<=a+b,由综合器自动综合,还是在底层先写好一位的全加器,再元件调用?
发表于 2014-8-16 07:59:57 | 显示全部楼层

                               
登录/注册后可看大图

占楼待编辑
发表于 2014-8-20 20:54:13 | 显示全部楼层
应该要看 片内 有没有集成。  一般像 加法器,乘法器,都是有集成的。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-15 02:04 , Processed in 0.016225 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表