Calibre run LVS 时遇到的奇怪问题，求解决

icfbicfb · 发表于 2014-8-15 11:31:56

65nm以下全是hier lvs，根本没法做flattenlvs ， design也大了，

extraction warning 我们一般只看top层的，下面的太多了没法看，

ksj116 · 发表于 2014-8-15 13:20:25

我在刚才的实验中发现，在我的那个重现案例中，如果heri run的话，我把text depth设置为all，则会出现该war ...
tuohong 发表于 2014-8-15 10:30

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不错，如你所说，这个设置是引起该问题的首先考虑因素。但是，我这边首先就排除了这个因素。应该是还有其他的原因。我很奇怪的是calibre run Hier LVS的时候，生成的*.sp网表，它为什么不是和Sche对应起来的hier level？有的sub block版图网表有，而有的成为ICV* blocks,和电路网表比对起来，貌似calibr生成的版图网表则是乱七八糟，面目全非。既然是Hier的，为什么不能和sche保持一致？

alice_xyf · 发表于 2014-8-22 12:10:24

在hcell中把sub block layout source 写全了就不会有warning 了，我也碰到过的。我们也要求把warning全都clean的

gougou908 · 发表于 2014-8-25 11:33:21

我们也一般只看top层的

pph_cq · 发表于 2014-8-28 14:12:15

不错，如你所说，这个设置是引起该问题的首先考虑因素。但是，我这边首先就排除了这个因素。应该是 ...
ksj116 发表于 2014-8-15 13:20

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网表*.sp的层次应该是和layout对应的

wxlshowgood5 · 发表于 2014-8-28 17:47:10

生成的sp和layout完全一致是不太可能的。举个例子，A cell中有两个子cell B和C，B中有一段OD，C中有一段PO，两者合并成为一个MOS，那这个MOS体现在那个cell中呢？A B C都不合适，所以sp中会有seedPROM来解释这种情形。
我们也只要求清掉顶层的extract warning，工艺往下走，子cell那么多，根本看不下来。flatten能把机器跑死~~

jswbianca · 发表于 2014-9-13 14:34:05

涨涨人气

ksj116 · 发表于 2014-9-16 17:19:42

十分谢谢各位大神的帮助。这边我try了几遍又有了结果。貌似顶层short掉的底层的2个pin net的metal 放不同的地方时有影响。我把short用的metal放在底层模块的pin boundary外面，结果就不报了。如果放在block内部，就一定会报warning。这个难道是calibre的一个bug，我用pvs 跑了就没有此类现象。。。

iic_w · 发表于 2023-12-19 11:21:35

这样可以解决那种问题？我也遇到了这种问题，但是好像无法解决

note30933 · 发表于 2023-12-19 13:26:17

谢谢分享

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