设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 请教一个关于源同步时序的问题
123
返回列表 发新帖
楼主: lgrrrrrr

请教一个关于源同步时序的问题

[复制链接]
aron_2010
发表于 2010-10-15 13:55:29 | 显示全部楼层
uesful
回复 支持 反对

举报

suntou
发表于 2010-10-16 18:22:18 | 显示全部楼层
学习了。
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

shycat
发表于 2010-11-22 19:38:04 | 显示全部楼层
DDRII控制器
回复 支持 反对

举报

zhuhua
发表于 2010-12-29 10:14:24 | 显示全部楼层
我也正在在学习中
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

opqfeixue122
发表于 2016-1-28 14:33:23 | 显示全部楼层
感谢分享。
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

ddxx
发表于 2016-2-2 09:19:18 | 显示全部楼层
回复 1# lgrrrrrr


    DDR Layout理论上是没有长度限制的，但是Trace太长，信号会衰减的。
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

123
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-1-24 08:29 , Processed in 0.028970 second(s), 18 queries , Gzip On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表