请教一个关于源同步时序的问题

lgrrrrrr · 发表于 2007-3-23 21:31:24

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各位高手，请教一个问题
现在很多ASIC外围都用到了DDR（II） SDRAM（SRAM）,由于数据传输速率太快，数据信号基本都是采用的源同步，很多关于时序的资料都认为源同步的信号在PCB上布线是没有长度限制的(假设不考虑损耗），在对SRAM进行写入数据的时候倒还可以理解，但是在读数据的时候我就不能够理解了，如果控制器发送了一个读命令，假设ASIC和SRAM之间的距离很远，结果数据在n个周期后还不能够返回，控制器这边难道不会出错吗？

SRAM虽然是源同步的，走线长度是否也有长度限制？即从发出命令到数据的返回必须要在规定的时间内？

wice3 · 发表于 2007-3-24 19:42:00

原帖由 lgrrrrrr 于 2007-3-23 21:31 发表
各位高手，请教一个问题
现在很多ASIC外围都用到了DDR（II） SDRAM（SRAM）,由于数据传输速率太快，数据信号基本都是采用的源同步，很多关于时序的资料都认为源同步的信号在PCB上布线是没有长度限制的(假设不考 ...

pcb上得布线所能造成的延迟很小。只要asic和ddr还在一个pcb板上，布线得长度总是有限的。

lgrrrrrr · 发表于 2007-3-24 21:56:32

现在最快得DDRII已经到了800Mbps了，一个bit才1.25ns，1.25ns的时间在PCB上传输的距离也只有7.5inch左右，如果要求数据在收到读命令(或读命令后等待特定的时钟周期）之后1个bit内返回，那么布线不能够超过7.5inch，如果考虑到SRAM的Tco，这个距离会更短。但是如果这样的话，就与源同步时钟不用考虑布线长矛盾。
请问有高手设计过ASIC内部的DDRII控制器吗？最好是200MHz以上

wice3 · 发表于 2007-3-27 22:02:09

1ns 可以传大约10——24cm，已经不短了

[ 本帖最后由 wice3 于 2007-3-27 22:16 编辑 ]

wice3 · 发表于 2007-3-28 17:12:07

原帖由 lgrrrrrr 于 2007-3-24 21:56 发表
现在最快得DDRII已经到了800Mbps了，一个bit才1.25ns，1.25ns的时间在PCB上传输的距离也只有7.5inch左右，如果要求数据在收到读命令(或读命令后等待特定的时钟周期）之后1个bit内返回，那么布线不能够超过7.5in ...

写个读指令到sram里，不一定下个时钟周期就一定能得到输出。需要看看相应sram的datasheet。典型的一种模式是发了读指令过去后，等上2个clk周期才能采结果的。

[ 本帖最后由 wice3 于 2007-3-28 17:16 编辑 ]