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查看: 1703|回复: 3

[求助] fpga菜鸟请教一个问题

发表于 2014-6-14 16:04:59 | 显示全部楼层 |阅读模式

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用synplify premer综合时，输入端口到寄存器、寄存器到输出端口是否需要加约束

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发表于 2014-6-15 21:51:53 | 显示全部楼层

不需要啊。

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发表于 2014-6-15 21:53:31 | 显示全部楼层

要，会有效果

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楼主| 发表于 2014-6-16 09:33:30 | 显示全部楼层

回复 3# Timme

嗯，确实会有点不一样，我只是想知道前辈们在实际项目中，有没有对这些端口加约束

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