请教关于输入负电压管脚的ESD问题，多谢！

jiangbing1975 · 发表于 2014-4-23 16:22:31

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

IO管脚输入电源范围-1V~1V，电源电压3.3V，实现HBM ESD 8KV。由于工艺不支持三阱，因此实现中我只使用了ESD PMOS，如下图：
模拟pin.png

实验发现只做上面的ESD PMOS，测试效果不是很好，加大该PMOS后有所改善，但还是达不到芯片的要求（HBM 8KV）。
有没有更好的结构来解决上面的问题？
多谢！

math123 · 发表于 2014-4-23 16:45:09

很多芯片都是只使用NMOS，工艺为什么不能用NMOS啊？

还有这个8kV只是电源和地之间的ESD，不涉及其它引脚吧？

8kV是正放电和负放电两种情况？楼主使用PMOS的测试中那一种放电能达到较高的电压值啊？

jiangbing1975 · 发表于 2014-4-23 17:00:23

很多芯片都是只使用NMOS，工艺为什么不能用NMOS啊？

还有这个8kV只是电源和地之间的ESD，不涉及其它引脚 ...
math123 发表于 2014-4-23 16:45

登录/注册后可看大图

因为pad要输入最低-1V，因此不能使用NMOS，否则会被寄生的diode钳位住。该pad对电源和“地”打正负ESD都要过8KV。

jiangbing1975 · 发表于 2014-4-23 17:01:51

很多芯片都是只使用NMOS，工艺为什么不能用NMOS啊？

还有这个8kV只是电源和地之间的ESD，不涉及其它引脚 ...
math123 发表于 2014-4-23 16:45

登录/注册后可看大图

无论对电源还是对“地”，都是打负脉冲的时候性能比较差。

david_fy · 发表于 2014-4-24 00:34:16

8KV的ESD挺难的,你增大layout 面积, 最大能做多大?

ruinsnku · 发表于 2014-4-24 08:49:35

你说的ESD测试效果不好应该是PAD对GND放电的这组测试效果达不到要求。你的全芯片防护方案里应该有VDD-GND之间的防护器件，不过离此PAD最近的一个VDD-GND ESD clamp可能比较远，同时尺寸也不是足够大。你可以在此PAD附近添加一个足够大的VDD-GND的 ESD clamp，如GC-NMOS，同时在增加那个PMOS的尺寸，这样应该可以增大此PAD的ESD防护等级。

jiangbing1975 · 发表于 2014-4-24 09:58:58

你说的ESD测试效果不好应该是PAD对GND放电的这组测试效果达不到要求。你的全芯片防护方案里应该有VDD-GND之 ...
ruinsnku 发表于 2014-4-24 08:49

登录/注册后可看大图

我电路里有电源到“地”的clamp电路还是很强大的，这个你不用担心。现在的问题就是对电源打负脉冲，都不行。失效分析结果是ESD PMOS被打坏了。
关键的问题是PMOS的ESD泄放能力太差，想换换该PAD的ESD防护架构。

buckaroo · 发表于 2014-4-24 10:06:40

input 串2~3个反向diode到gnd

jiangbing1975 · 发表于 2014-4-24 10:20:14

回复 8# buckaroo
我们的工艺不支持三阱工艺，因此无法实现从“地”到PAD的两个二极管的串联。

ruinsnku · 发表于 2014-4-24 10:32:48

那试试PMOS改成栅极soft-powered或者直接用GC-PMOS？

[求助] 请教关于输入负电压管脚的ESD问题，多谢！

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2