请教关于输入负电压管脚的ESD问题，多谢！

jiangbing1975 · 发表于 2014-4-24 10:35:34

那试试PMOS改成栅极soft-powered或者直接用GC-PMOS？
ruinsnku 发表于 2014-4-24 10:32

登录/注册后可看大图

我是简化上面的示意图了，我做的就是gate-coupled PMOS。效果不明显。PMOS泄放ESD的能力就是比较差。看大家还有没有其他器件or架构可供选择。

ruinsnku · 发表于 2014-4-24 10:53:42

回复 11# jiangbing1975

哦，那有没有这种可能，就是你的GC-PMOS RC系数比较大，使得静电主要是通过PMOS沟道表面那一层区域来泄放，于是比较容易导致热量集中温度升高，损坏PMOS的栅氧层？这样的话防护效率可能没有pmos寄生三极管的效率高，前提是gate-powered PMOS的触发电压不会超过设计窗口。

jiangbing1975 · 发表于 2014-4-24 13:24:06

回复 jiangbing1975

哦，那有没有这种可能，就是你的GC-PMOS RC系数比较大，使得静电主要是通过PMOS沟 ...
ruinsnku 发表于 2014-4-24 10:53

登录/注册后可看大图

我觉得应该不会，PMOS仿真都是弱反型，我觉得就是PMOS能力太差，因为PMOS的Vh比较高。我想换个能满足要求的结构来试一试，有没有好的方法？

littlej · 发表于 2014-4-26 22:33:39

为什么不能用两个P+/Nwell diode串联。 Nwell可以通过Pwell guard-ring隔开，不会有漏电问题。

david_fy · 发表于 2014-4-28 17:45:58

请问,你的PMOS还是靠寄生pnp泄放大电流,还是pmos导通来泄放大电流? 具体失效是哪里失效,和PMOS自己的版图和周围的版图是否有关. 直接说PMOS esd能力差比较笼统.

jiangbing1975 · 发表于 2014-4-28 17:55:27

为什么不能用两个P+/Nwell diode串联。 Nwell可以通过Pwell guard-ring隔开，不会有漏电问题。
littlej 发表于 2014-4-26 22:33

登录/注册后可看大图

示意图如下，如果没有三阱工艺，图中红色的寄生diode相当于连在了PAD和GND之间，因此无法实现两个diode的串联。模拟pin2.png

semico_ljj · 发表于 2014-4-28 22:00:01

seeing

littlej · 发表于 2014-4-29 11:50:52

示意图如下，如果没有三阱工艺，图中红色的寄生diode相当于连在了PAD和GND之间，因此无法实现两个diode ...
jiangbing1975 发表于 2014-4-28 17:55

登录/注册后可看大图

是的，这样总会存在漏电。

之前看过一篇文献，用poly silicon做ESD diode，不过没有实际用过。这种diode应该可以串联，而且避免正向导通带来的漏电。

littlej · 发表于 2014-4-29 12:45:09

可以考虑LVSCR来做保护。

LVSCR

jiangbing1975 · 发表于 2014-4-29 15:39:33

可以考虑LVSCR来做保护。
littlej 发表于 2014-4-29 12:45

登录/注册后可看大图

如下图，图中绿圈中的N-Well和P-Sub寄生diode D1一样会有漏电问题。 eetop.cn_lvscr.gif

[求助] 请教关于输入负电压管脚的ESD问题，多谢！

站长推荐 /2