verilog中定义成寄存器的变量一定会综合成寄存器吗？

zhuyuefeng2009 · 发表于 2014-4-4 12:13:02

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其实我想问的是，在实现纯组合逻辑的always块中，被赋值的reg在最后综合的时候还是寄存器吗？
////////////////
reg c;always @（a）{
c=b;
}

rvnistelrooy · 发表于 2014-4-4 13:26:27

回复 1# zhuyuefeng2009

不是的，而且你已经说了是组合逻辑。具体可查看IEEE verilog标准中关于reg数据类型的说明。

zhuyuefeng2009 · 发表于 2014-4-4 14:16:12

回复 2# rvnistelrooy

想问一下关于verilog标准的事。。现在的标准是不是2005啊？和之前的标准兼容吗？对于新的标准，我应该重点关注什么呢？（标准是不是把语法又讲了一遍？一般的verilog书上都有的吧？。。）

wh1105 · 发表于 2014-4-4 16:18:11

You can reference the IEEE-1364. It is a standard of the verilog.

zhuyuefeng2009 · 发表于 2014-4-4 17:52:17

回复 4# wh1105

额，有几百页，我只想看重点，怎么搞

layueliuhuo · 发表于 2014-4-11 09:55:48

不会的

xiaozi403 · 发表于 2014-4-11 10:45:26

回复 5# zhuyuefeng2009

哪里不会就看哪标准是用来查看的

gellmann · 发表于 2014-4-11 18:58:21

回复 1# zhuyuefeng2009

不会，你写的是组合逻辑。

gellmann · 发表于 2014-4-11 19:00:49

回复 1# zhuyuefeng2009

很多EDA软件，比如ISE，DC都有对应的综合手册，可以参考，页数不多。不要用奇怪的语句，也不存在奇怪的器件，这些都有约定俗成的标准写法。

MSES · 发表于 2014-4-12 16:02:22

不会的，

[求助] verilog中定义成寄存器的变量一定会综合成寄存器吗？