set_multicycle 有效起点终点

belamy · 发表于 2014-3-26 22:51:20

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请教一下，在综合时约束 set_multicycle 2 -from [get_ports U_xx/U_yy/A] -to [get_ports U_mm/U_nn/B]
可以直接设定某个子模块的端口
但是在Pr时即使网表有层次有模块也只能指定到某个cell的pin,而且好像还不能是随便一个点,或者cell的输入输出pin
请问set_multicycle 的有效起点和终点到底有啥具体要求

overdriver · 发表于 2014-3-29 21:30:02

一般来说正常timing_path的起终点可以作为multicycle_path的起终点，如果随便设置有可能会打断正常的时序路径，影响时序分析

carefree · 发表于 2014-3-31 13:51:29

是这样的.

[求助] set_multicycle 有效起点终点

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