请教关于virtual clock的使用

慢慢走路 · 发表于 2014-3-5 17:35:24

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在fpga中设置input delay和output delay时碰到如下问题。
某个输出port，port_a的数据是由internal的一个寄存器打出。这个寄存器的时钟是一个generated clock。
port_a的对应时钟没有从管脚输出，因此设置了一个和这个generated clock同样周期的virtual clock，
然后直接针对这个时钟设置了port_a的output delay，包括max和min。

但最终report timing时，max的时钟检查是在同一个周期的沿打出的，正常应该是第一个周期的上沿从generated
clock launch，然后在第二个上沿的virtual clock latch。report时发现都是在同一个沿，就像在检查hold一样，不知道
我的做法有什么问题，或者漏了什么吗？