关于dc怎么定义时钟的问题

claire123456

求问：1. 我的代码里面有个clkr他的频率是不确定的，clkr是一个滤波器的时钟在不同的情况下clkr可能等于clk_3M, 也可能等于clk_6M, clk_3M和clk_6M都是generated clk由192M时钟分频得到的，请问脚本需要定义clkr吗？怎么定义？或者其他地方需要进行约束吗？

2. 我跑dc的时候因为时钟频率比较高，出来的timing文件发现clock network delay (propagated)太大了，请问脚本中可以不约束set_propagated_clock [all_clocks]吗?有什么影响？


  clock clk_3M (rise edge)                                0.00       0.00
  clock network delay (propagated)                        3.91       3.91
  u_cordic_24M/phase_out1_reg[8]/CK (LVT_DRNQHSV2)        0.00       3.91 r
  u_cordic_24M/phase_out1_reg[8]/Q (LVT_DRNQHSV2)         0.49       4.40 r
  u_cordic_24M/U83/ZN (LVT_INHSV2)                        0.03       4.43 f
  u_cordic_24M/U81/ZN (LVT_CLKNHSV4)                      0.50       4.93 r
  u_cordic_24M/phase_out[8] (cordic_24M)                  0.00       4.93 r
  dataout_pm[8] (out)                                     0.00       4.93 r
  data arrival time                                                  4.93

  clock CLOCK (rise edge)                                 3.47       3.47
  clock network delay (propagated)                        0.00       3.47
  clock uncertainty                                      -0.20       3.27
  output external delay                                  -1.00       2.27
  data required time                                                 2.27
  --------------------------------------------------------------------------
  data required time                                                 2.27
  data arrival time                                                 -4.93
  --------------------------------------------------------------------------
  slack (VIOLATED)                                                  -2.66

gaokl1005

1 需要，create_generate_clock
2 可以不约束,没有影响。综合阶段没有做CTS。

claire123456

回复 2# gaokl1005
谢谢！

1. 那请问下我写create_generate_clock是按照3M还是6M来呢？


2. 意思就是说现在加不加无所谓，最后实在icc时钟树里优化的吗？可是我担心现在violated太大的话时钟树到时候也会时序出错。

xdzf

1.时钟的话，按照最坏的情况来，也就是最大频率6M的时钟来跑，这样3M自然就会满足的
2.综合阶段不需要设置propagated clock，这时候的时钟还是理想的时钟

claire123456

回复 4# xdzf  谢谢！

claire123456

回复 4# xdzf

我把clkr定义为下面，
create_generated_clock -source  $clock_port -divide_by 32 -name clkr [get_pins  U2255/Z]

其中U2255是网表文件中选择clk_3M和clk_6M的MUX的实例化名，Z是输出clkr的输出端。报错说找不到U2255/Z，请问该怎么定义呢？

出尘入世

先在code中将这个mux定义成一个dont_touch的cell，然后再create_generated_clock

claire123456

回复 7# 出尘入世

请问code怎么将这个mux定义成一个dont_touch的cell？这个code是verilog代码？