用UVM做IC验证中DUT和reference model的一致性和代码覆盖率之间的冲突问题

飞翔的马甲

感觉题主对覆盖率有什么误解
1.首先覆盖率分为以下几种：代码覆盖率，功能覆盖率，断言覆盖率。代码覆盖率又分为行覆盖率，条件覆盖率，toggle覆盖率，状态机覆盖率等。有部分断言覆盖率会归为代码覆盖率里面，也有部分断言覆盖率会归为功能覆盖率里面；
2.RM的作用，是对DUT行为结果进行预期，以实现自动比对的。RM和覆盖率的收集没有半毛钱关系（除了部分功能覆盖率需要在RM里面进行采样收集）；
3.代码覆盖率的收集，VCS工具会自动进行，和RM没有半毛钱关系。但是收集的结果，需要验证人员去分析，查漏补缺，增加、修改激励，不断提高验证的完备性；
4.DUT和RM一致性的问题，是指的对同样的激励，输出的结果的一致性；DUT是人开发的，RM同样也是人开发的，谁也不能保证说一次性就能开发出0bug的DUT或者RM，所以在验证活动全程中，DUT和RM一直都是相互印证，不断修正的过程。但切记不一致的时候，不可以单纯的“迁就”某一方，而是查明分歧所在，弄明白到底是DUT做错了，还是RM做错了，实在意见不一致的，交给架构师拍板；
5.RM一般都是事务级的，除非特殊的情况下，才需要开发时序型的RM。DUT代码的修改，如果只是时序收敛、优化方面的修改，一般不会影响RM的（时序级RM可能会受影响）。如果是规格、功能有调整，那DUT和RM肯定是要同步修改的。

关于覆盖率的收集，TC fail的情况下，收集覆盖率是没有意义的，这个是需要脚本剔除的。这个要切记！！因为覆盖率是验证完备性的体现，而验证完备性建立在功能正确的基础上。否则的话DUT功能全错，我搞一万条TC，全部fail，我也能将覆盖率收集到100%，但这有什么意义呢？半毛钱的价值都没有。