在DC中如何定位寄存器的时钟端

yuxueqiu123 · 发表于 2014-2-13 16:34:53

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比如verilog中如下写：

reg data;
always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
......
else
data <= ...... ;

end

在DC脚本中我想约束从data这个寄存器的CP端开始的路径，请问怎么get到data寄存器的时钟（或数据端）？？

yuxueqiu123 · 发表于 2016-8-10 10:41:20

可以看dc中间文件xx.elab.v。一般都是xxx_reg/CP

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