使用xilinx14.2的block-ram产生一个simple dual port ram，A-PORT做为写口，B-PORT做为读口；
在IP配置中对输出增加了一个REG，这样产生的IP在B-PORT做读的操作时就会有2-cycle的延迟；仿真了xilinx自带的TB，得到了波形，所有的地方和预想的一样：仿真的波形，首先对地址写数，然后再去读这些地址上的数据，比较奇怪的是仿真没有对0x0000首地址写数据，但是在读操作的时候在每次读的最后会去读0x0000，读后输出数据上的数据不会改变。不知道是怎么回事儿还请高手多多提点，谢谢先。
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发表于 2014-2-13 16:22:22
