icc cts , clock tree level 太深

王不动 · 发表于 2013-12-27 19:58:18

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小弟新用icc，做了一个partition，不大，最大的clock tree也只有13000个sink。可是cts后最大的clock tree的level达到了50级。是multi scenario模式做的。可能是那个设置有问题？
set_inter_clock_delay_options -target_delay_clock $clock_name
icc cts的时候是不会理会sdc 里面的set_clock_latency的吧？

yahemao123 · 发表于 2013-12-27 21:21:32

恩 guide里说是不考虑的
是不是电路结构不合理，fanout太高？
或者clock line的transition cap或者min insertion delay设定太严格？

王不动 · 发表于 2013-12-28 17:35:13

我试着把set_clock_tree_options -max_transition 的值调整变大，效果不好。
另外我没看到那里有定义min insertion delay，好像也不是这个问题

王不动 · 发表于 2013-12-28 18:25:14

不同clock domain之间的flase path没设置，会不会有影响啊？

angangang3484 · 发表于 2013-12-28 19:29:04

回复 4# 王不动

会有影响。

onlykals · 发表于 2013-12-30 09:51:36

false path應該對CTS沒有影響吧?

除了skew, trans, cap的設置外
CTS主要看以下setting (以Synopsys的sdc為例):
1. create_clock, create_generate_clock
2. sync pin, ignore pin
3. case analysis, multiple clock

如果會長到50級,
我認為要看看clock是否有convergent或overlap

或者是一開始tree的結構就是長短腳

王不动 · 发表于 2013-12-30 10:30:57

一开始的tree是有点长短脚，remove_clock_tree之后，level2有一些sink，然后在level 11，也是最后的地方有一些sink。最终这个clock 做出来有38级，中间应该有convergent，从2-11级的中间看到有4个mux

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