综合时clock gate扇出太大导致violation

hzdzkjly · 发表于 2013-12-8 20:04:10

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在综合的时候将clock设置为ideal，为了降低功耗，让DC工具自动插入clock gate，如下图

clock gate

gate信号是由寄存器控制的，由于gate_s信号不是ideal的，这里就DC就会检查这个或门的timing，那clkg的扇出很大的话，这个或门所需要的timing也就相应的会很大，那么violation也就出现了。请问这种情况该如何解决，麻烦高手给点指导

Timme · 发表于 2013-12-8 20:49:13

为何不用Lib里的Clock Gating Latch来搭？

艺高人胆大啊。。。

richardxingxing · 发表于 2013-12-9 10:53:21

1,如果库里有gate clock cell，就不要自己搭
2,如果库里没有，自己搭的话，应该在FF后面也创建ideal clock吧

xaaa001 · 发表于 2013-12-12 07:26:29

1,如果库里有gate clock cell，就不要自己搭
2,如果库里没有，自己搭的话，应该在FF后面也创建ideal clock ...
richardxingxing 发表于 2013-12-9 10:53

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yanshangzhao · 发表于 2013-12-12 17:21:38

generate_clock

liyanyu_1987 · 发表于 2013-12-22 21:47:05

如果自己搭clock_gate电路，建议用门级写，综合时设成doutouch，就可以了

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