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[求助] ICG clock_gate问题

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发表于 2012-10-19 11:12:47 | 显示全部楼层 |阅读模式

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菜鸟问一下:ICG在网表中是单个cell吗?
                 时序路径中有clock gate,并且set_up和hold的clock gate还有些不一样,这是什么原因呢?
                 有没有这种情况:本身网表没有设计到clock gate,但encounter在时序分析时产生了clock gate呢?
发表于 2012-10-19 20:10:38 | 显示全部楼层
ICG是库里面专门用于clock gating的cell,而不是像简单的与门/或门。一般来说encounter不会自动插入clock gating cell的。
发表于 2012-10-20 06:49:57 | 显示全部楼层
新的ccopt有自动加ICG的功能,不过还要等些日子
发表于 2017-7-13 14:40:30 | 显示全部楼层
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