关于PLL设计中的差分输入时钟

天迹郎 · 发表于 2013-12-2 21:35:52

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参与了一个serdesIO项目
做其中的PLL设计，发现其中的PLL和CDR都采用两个时钟作为参考时钟，且同频率，应该是差分时钟输入。
以前做PLL都是单端时钟输入，这么做难道仅仅是为了更好的噪声抑制和共模漂移抑制？
应该还有其他好处吧？
求指教？

lwjee · 发表于 2013-12-4 17:33:53

有可能一个是时钟一个是数据

天迹郎 · 发表于 2013-12-5 11:30:38

两个都是时钟
而且是差分的时钟
并且是转换成单端才作为PLL的参考时钟
该时钟和差分的时钟频率一致

microstudent · 发表于 2013-12-5 13:10:06

两个时钟都是满幅的吗?还是类似于CML的结构？

cannot · 发表于 2013-12-6 09:39:05

其中的PLL和CDR都采用两个时钟作为参考时钟，且同频率，应该是差分时钟输入

你确定是差分时钟输入？

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