bandgap的Hspice DC仿真不收敛

fdwd_zhc · 发表于 2013-9-6 22:30:47

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最近在做1v-bandgap，遇到了DC仿真不收敛的问题，在仿真line regulation的时候，对于不同的电源电压扫描范围，得到的各个corner下的输出Vref都不相同（波形不连续，甚至出现了负电压），不知道有没有大侠遇到过这一类的问题，请赐教。

kwankwaner · 发表于 2013-9-9 13:19:09

说明有多个简并点，不同电压范围包括不同简并点，因此会得到不同的结果。
给电路加初始电压，启动电路，还有问题的话，减小DC的step

hszgl · 发表于 2013-9-9 13:57:33

先好好仔细检查自己的电路。衬底什么的接错了很容易DC不收敛。有条件跑个spectre对比一下。或者用缓慢上升的电源跑个时序。

silverpuma · 发表于 2013-9-9 15:51:19

查找.lis文件中有无converge单词，一般出现负压会是仿真不收敛导致的，尤其是跑DC仿真时。
可以在.option中加入dcon=1或者是converge=1来提高收敛性，
dcon和converge参数可以在手册中查到

pocket112 · 发表于 2013-9-10 17:04:17

加启动电路了没有，没有的话DC仿真很容易出问题。

fdwd_zhc · 发表于 2013-11-13 22:38:24

回复 2# kwankwaner
是没加启动电路的原因，已经解决了，谢了

fdwd_zhc · 发表于 2013-11-13 22:39:29

回复 3# hszgl
电路倒是没什么问题，主要还是启动电路没有加进去一起仿得原因

fdwd_zhc · 发表于 2013-11-13 22:41:12

回复 4# silverpuma
试过了很多帮助收敛的方法，甚至.ic和.nodeset都试过了，有帮助，但是还是得靠启动电路从根本上解决这个问题

fdwd_zhc · 发表于 2013-11-13 22:42:43

回复 5# pocket112

是的，确实是启动电路的问题，已经解决

hszgl · 发表于 2013-11-13 22:51:51

解决就好

[求助] bandgap的Hspice DC仿真不收敛