在ISE13.4中使用clocking wizard创建一个分频模块没有输出信号

158068672 · 发表于 2013-9-3 17:19:35

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求问各位前辈高人

我在ISE13.4的工程中使用clocking wizard创建一个时钟分频模块，希望将FPGA的66MHz时钟转换成50MHz的时钟供内部模块使用。其中CLK_66作为输入，CLK_50作为输出信号。

想先通过modelsim10.1仿真一下，但是仿真的结果发现CLK_50一直没有输出。原以为是ISE与Modelsim关联没做好，又重新仔细编译了一遍，编译和调用都没有报warning了，但CLK_50还是一直为低。最后还是厚着脸皮烧到FPGA上希望能有惊喜，结果用chipscope看果然是不对的。

所以现在想请教各位有没有预到过关于ISE里clocking wizard的IP核没有输出的情况？或者是什么原因引起的呢？

静候佳音！

shiyinjita · 发表于 2013-9-10 19:51:37

看看输入时钟的抖动，电压
复位等信号

[求助] 在ISE13.4中使用clocking wizard创建一个分频模块没有输出信号

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