LDO出现的怪现象，求解答

kwankwaner · 发表于 2013-7-24 14:36:59

回复 15# jiang_shuguo

这个可以用多个diode连接mos串联。
既然是要用zener的场合，用mos显然不合适的吧

这个我就无语了，既然BS不能耐高压你不用个pre ldo降压，就敢直接做，你设计电路完全是建立在仿真基础上的啊。没有结合工艺和分析。
这个到不是，本身这个LDO就是用高压管做的，其他模块包括这个模块当初都仔细分析过，只是BS这点不知怎么漏掉了，另外BS结的二极管后仿的时候没有提出来，前仿模型里面也没有，如果有这个模型，仿真也不会没看出来，这个估计是工艺厂的问题了。找到这个diode的类型之后手动加上就能仿出类似错误的情况了。

kwankwaner · 发表于 2013-7-24 14:38:43

本帖最后由 kwankwaner 于 2013-7-24 14:41 编辑

回复 16# jiang_shuguo

这个嘛。。。怎么说呢。。。

kwankwaner · 发表于 2013-7-24 14:44:55

回复 17# math123

看见人家的一个做法就是功率PMOS和follower的栅极都加一个到VDD的zener，这样可以提供一定保护，让VGS不超过6V

没有zener管的工艺怎么办呢

这样的话可以看做PMOS输入管的背栅和源极短接，然后直接和VIN相连，这样这个输入对管就没有PMOS电流镜的电流限制了，因为VREF是固定的电压，VIN输入电压越高，输入对管的VGS和偏置电流变大。
输入PMOS对管进入线性区，漏极电压变得很高，NMOS共栅对管截止，并且源-衬结反向击穿了，形成了从VIN到地的电流通道。

嗯，太对了，谢谢！

kwankwaner · 发表于 2013-7-24 14:46:04

回复 18# loopgain

很成熟的工艺，价格也不菲，但确实也有些缺陷，自己设计也有些问题。耐压不够倒是不可能

kwankwaner · 发表于 2013-7-24 14:48:58

回复 19# lgy747

谢谢！
1）不是csmc
2）说的是，已经在对比看了
3）这个是我们产品的一个模块，别人做的

kwankwaner · 发表于 2013-7-24 14:51:46

回复 20# lovexxnu

谢谢，确实是这个问题，我查了这个是heavily doped deep nwell 到p+ diffusion的一个二极管，反向只有7V最高，所以肯定有问题了，但是比较奇怪这个mos里面没有这个二极管的模型，后仿也没提出来，warning都没报，怀疑是工艺厂的问题

jiang_shuguo · 发表于 2013-7-24 16:39:26

回复 21# kwankwaner

你有zener可以用就用，但是你要没有呢？难道去增加成本增加mask。diode的mos放电能力是比zener差，但是方法没问题的。

jiang_shuguo · 发表于 2013-7-24 16:47:30

回复 26# kwankwaner

器件各个结耐压看一眼model就都有了，而且是高压器件，一般都要看的。

gy83129698 · 发表于 2013-7-24 17:15:13

学习了

kwankwaner · 发表于 2013-7-24 17:15:35

回复 27# jiang_shuguo

zener不是要靠反向击穿来稳压吗，mos的这个结不击穿相当于没有，击穿的话还能恢复吗

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