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楼主: kwankwaner

[求助] LDO出现的怪现象,求解答

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 楼主| 发表于 2013-7-22 22:12:49 | 显示全部楼层
回复 9# semico_ljj


    好的谢谢,我检测一下后仿结果的电流
 楼主| 发表于 2013-7-22 22:13:34 | 显示全部楼层
回复 10# zhongbo1127


    谢谢!提醒我了,DRC这个规则要肉眼检查,当时没检查
发表于 2013-7-23 09:15:51 | 显示全部楼层
本帖最后由 math123 于 2013-7-23 10:11 编辑

25V后这个漏电流本来就受VIN影响,所以VIN变化输出电压也变化

能负载电流,说明环路还是存在一定的反馈,如果内部是完全切换了的话,输出电压就是0V或者VIN了。

想问下EA的输出与VIN之间有加zener来限制PMOS的VGS吗?

还有PMOS输入对管的背栅是接VIN的,当VIN很高时候,能承受20V以上的的背栅-源极电压吗?
 楼主| 发表于 2013-7-23 14:29:07 | 显示全部楼层
回复 13# math123


想问下EA的输出与VIN之间有加zener来限制PMOS的VGS吗?
没有,没有这个期间,请问用什么器件代替比较好

还有PMOS输入对管的背栅是接VIN的,当VIN很高时候,能承受20V以上的的背栅-源极电压吗?
您说的这个确实是个大问题,不能承受,那么假设BS这个结因为超出限制而反向导通了的话,会发生什么情况呢
发表于 2013-7-23 15:12:10 | 显示全部楼层
想问下EA的输出与VIN之间有加zener来限制PMOS的VGS吗?
没有,没有这个期间,请问用什么器件代替比较好

这个可以用多个diode连接mos串联。

还有PMOS输入对管的背栅是接VIN的,当VIN很高时候,能承受20V以上的的背栅-源极电压吗?
您说的这个确实是个大问题,不能承受,那么假设BS这个结因为超出限制而反向导通了的话,会发生什么情况呢
这个我就无语了,既然BS不能耐高压你不用个pre ldo降压,就敢直接做,你设计电路完全是建立在仿真基础上的啊。没有结合工艺和分析。
发表于 2013-7-23 15:13:32 | 显示全部楼层
说白了,对电路没有思考。光仿真调管子了。
发表于 2013-7-23 15:39:45 | 显示全部楼层
本帖最后由 math123 于 2013-7-23 16:00 编辑


请问用什么器件代替比较好


看见人家的一个做法就是功率PMOS和follower的栅极都加一个到VDD的zener,这样可以提供一定保护,让VGS不超过6V



假设BS这个结因为超出限制而反向导通了的话,会发生什么情况呢



这样的话可以看做PMOS输入管的背栅和源极短接,然后直接和VIN相连,这样这个输入对管就没有PMOS电流镜的电流限制了,因为VREF是固定的电压,VIN输入电压越高,输入对管的VGS和偏置电流变大。
输入PMOS对管进入线性区,漏极电压变得很高,NMOS共栅对管截止,并且源-衬结反向击穿了,形成了从VIN到地的电流通道。
发表于 2013-7-23 16:44:19 | 显示全部楼层
说明工艺不成熟,耐压可能有问题
发表于 2013-7-24 08:19:18 | 显示全部楼层
1)不知道你是不是用的csmc 40v工艺,其中pmos有20v和40v两种,是否误用了20v的。无论如何,有必要向工艺厂再次确认
2)因为bandgap正常,运用对比法排除相同结构的怀疑
3)你不是搞RF的吗?现在怎么客串起高压LDO了?
发表于 2013-7-24 09:43:23 | 显示全部楼层



这个是正解,一般高压管可以承受的Vbs电压要比vds低很多,这个管子的vbs承受电压应该是18V吧,18V+VREF,差不多也就20多点,正好符合你看到的现象,23V以上开始不work,具体有什么behavior最好还是和foundry联系一下,或者问一下process engineer,他们应该更清楚吧
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