求教DC综合时设置input_delay与output_delay问题！

HADIST · 发表于 2013-5-25 22:01:51

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

如题，我的理解是设置模块的input_delay即是当clk信号到来后延迟要延迟input_delay个时间单位才能到达模块的输入端，在做时序分析的时候，这个路径的延迟要加上这个input_delay，同理output_delay即是该模块的输出时序要留出output_delay个时间单位来留给下游模块的输入组合逻辑，时序分析的时候，路径延迟也要加上这个delay值，那么如果一个设计的输入和输出都由reg来锁定，那么是不是就不需要设置input_delay和output_delay了？（新人自学中，望有经验的人给予解答）

Timme · 发表于 2013-5-25 22:39:47

本帖最后由 Timme 于 2013-5-25 22:44 编辑

input_delay要设，因为输入数据不会早于时钟沿前一个周期，这个约束要告诉工具。

除非前级模块都是寄存器输出，后级模块一进来都先用寄存器直接采，那就不用设。但这种设计太浪费延时了，一般不会出现。

HADIST · 发表于 2013-5-25 23:01:39

input_delay要设，因为输入数据不会早于时钟沿前一个周期，这个约束要告诉工具。

除非前级模块都是寄存器 ...
Timme 发表于 2013-5-25 22:39

登录/注册后可看大图

问题1：什么叫输入数据不会早于时钟沿前一个周期？如果是reg输入，那么input_delay怎么设置？问题2：设计不是一般都是输入端有组合逻辑，输出都是reg输出，那么这样的话我觉得input_delay就是0啊，output_delay只要不大于clock的时钟周期，多少都不影响设计啊。。。

Timme · 发表于 2013-5-25 23:14:04

问题1：什么叫输入数据不会早于时钟沿前一个周期？如果是reg输入，那么input_delay怎么设置？问 ...
HADIST 发表于 2013-5-25 23:01

登录/注册后可看大图

就是设成input delay 0。如果你不设，那它有可能帮你自动设成0，也有可能完全不计算input路径，看工具和变量设置了。。。

HADIST · 发表于 2013-5-25 23:28:00

回复 4# Timme

不计算和设置成0不是一样的效果啊？

Timme · 发表于 2013-5-26 00:28:14

回复 Timme

不计算和设置成0不是一样的效果啊？
HADIST 发表于 2013-5-25 23:28

登录/注册后可看大图

比如时钟周期是10ns，设0的话输入寄存器前的逻辑延时就最多10ns，否则Slack为负。不设的话，这里延时多大工具不管。

HADIST · 发表于 2013-5-26 10:46:34

回复 6# Timme

谢谢，明白啦，总结一下就是不管什么情况，input_delay和output_delay都是要设置的喽，后级直接reg输入的时候，前级的output_delay设置为0，前级的为reg输出时，后级的input_delay设置为0.

my2817 · 发表于 2013-5-27 13:08:37

input delay ,约束input port 到register 路径的延时，output delay 约束register 到output port path 的延时

AlexS · 发表于 2024-1-8 16:24:26

个人理解不管输入/输出是否有 register，最好都要设置一个input delay / outpu delay比较好，对于 bottom-up 的flow，不然就没有margin了

[求助] 求教DC综合时设置input_delay与output_delay问题！

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2