DC综合问题

yanshangzhao · 发表于 2013-6-3 11:55:11

本帖最后由 yanshangzhao 于 2013-6-3 11:56 编辑

输出延时不一定要设为60%的时钟周期啊，那个只是不确定外部输出延时的情况下的保守约束。这个要根据实际情况来约束的，你设置的1.7ns确实是外部逻辑到寄存器的延迟么？一般来所，如果模块不是寄存输出，那么应该是寄存输入，所以肯定是outputdelay太大啦~

warmheard · 发表于 2013-6-3 12:17:20

回复 19# hit0821201

一般来说如果各个模块之间的clock banlance做的比较好的话，而且输入信号在模块内部没有很长的组合路径，或者输出信号是由寄存器直接推出去（或寄存器Q之后延时比较小），input/output_delay可以设置成时钟周期的三分之二，原则就是不要过约束，你可以大概估计一下数据从模块输入端到寄存器端口上的延时，时钟到前级寄存器和本模块寄存器clock 端口的skew（clock skew也可以先不用考虑，主要考虑数据的延时）

czqczqczq28 · 发表于 2013-6-3 15:44:55

回复 18# hit0821201

按照楼主给的时序，如果不该输出端的组合逻辑的话。即使output_delay设为0，可能都会出问题。

hit0821201 · 发表于 2013-6-3 22:59:39

回复 21# warmheard

受用了，非常感谢！以后还要多多请教！

hit0821201 · 发表于 2013-6-3 23:02:06

回复 22# yanshangzhao

哦，明白了。还是要协调上下级哈。谢谢！

hit0821201 · 发表于 2013-6-3 23:17:23

回复 23# warmheard

嗯，感觉又学到一些了，非常感谢！

hit0821201 · 发表于 2013-6-3 23:20:13

回复 23# warmheard

顺便请教一下，输出负载的值一般怎么设置？就是set_load的值一般设置多大为好？

warmheard · 发表于 2013-6-4 10:00:38

本帖最后由 warmheard 于 2013-6-4 10:07 编辑

回复 27# hit0821201

set_load不用设置的太精准，一般是比你实际驱动的cell的load大一些即可，如果你不太清楚就可以设置的稍微大一些，load的大小对综合结果的影响不是很大，比如你可以把所有的输出 load设置成如下：

set_load -pin_load [expr 10 * [load_of BUF2/A ]] [all_outputs]

你可以试着改一下expr中的系数，上面的是10，改成30和改成5，你看看综合结果有改变吗！

也有人这样做 set_load 0.01 [all_outputs]，这样做没有问题，但如果你对0.3类似的数据没有什么概念，你干脆用我说的做法，结果是一样的，只是用我说的做法可以比较直观的看到output能驱动几个BUF2。

[load_of BUF2/A] 在库里面都有写，你可以打开库，查一下BUF2的pin A就可以看到他的load是多大（capacitance）。

hit0821201 · 发表于 2013-6-6 12:03:34

回复 28# warmheard

谢谢！你说的这个我明白，现在知道了。以前就是不知道要确定expr 后面的系数。再次感谢了！

hit0821201 · 发表于 2013-6-6 12:03:43

回复 28# warmheard

谢谢！你说的这个我明白，现在知道了。以前就是不知道要确定expr 后面的系数。再次感谢了！

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