DC综合问题

hit0821201 · 发表于 2013-6-14 21:39:34

回复 39# warmheard

太感谢您了，这对我很有用。

hit0821201 · 发表于 2013-6-14 21:44:59

回复 40# my2817

没，第一次听您讲这个概念。这是对寄存器专门进行优化吗？能否稍微解释一下？谢谢

hit0821201 · 发表于 2013-6-16 20:27:44

回复 39# warmheard

今天遇到一个新的问题，请教一下。
综合结果显示，关键路径DC插入了许多大驱动的buffer和反相器来增强驱动（不是时钟和复位），导致延时很大，时序违例太大。我觉得可能是约束设置得不对，但不知道是哪条命令的哪个参数设置不对。我设置的部分约束如下，请您帮我诊断一下，谢谢！我用的是sMIC.18的库，时钟频率200M。

set_driving_cell -lib_cell INVX2 -library slow { "gpio*" "data*" "brdyn" "bexcn" "cb*" }

set_input_transition 0.3 { "gpio*" "data*" "brdyn" "bexcn" "cb*" }

set_load [expr {4 * [load_of "slow/INVX2/A"]}] [all_outputs]

set_max_fanout 6 [get_designs $top_design]

set high_fanout_net_threshold 10

set high_fanout_net_pin_capacitance 0.015

set_max_transition 0.3 [get_designs $top_design]

set_max_capacitance 0.5 [get_designs $top_design]

warmheard · 发表于 2013-6-16 21:14:00

回复 43# hit0821201

set_max_fanout 6

看看跟这句有没有关系，如果一根线的fanout太多，dc会自动插入buf保证每个cell的fanout最大不超过6

hit0821201 · 发表于 2013-6-16 23:13:11

回复 44# warmheard

嗯，谢谢您，我根据您说的去改改试试看。

plerain · 发表于 2013-6-21 15:45:13

学习了。。。

my2817 · 发表于 2013-6-23 11:12:20

回复 42# hit0821201

参考文档资： Design Compiler Register Retiming Reference Manual
原理：移动critical path上的Register，减小Register间的combinational circuit,达到优化slack的目的

登录/注册后可看大图

教父 · 发表于 2013-6-24 09:38:59

你的逻辑很大，优化关键路径也不大起作用，你最好还是看看怎么优化你的代码，减小逻辑，中间加一级DFF

hit0821201 · 发表于 2013-7-15 20:58:26

回复 47# my2817

谢谢，受教了！

hit0821201 · 发表于 2013-7-15 20:59:14

回复 48# 教父

谢谢！

[求助] DC综合问题

站长推荐 /1