请教：generate block，DC综合会报syntax Error，这是什么原因

yushuiyang1986

verilog写法：
generate  begin      if（PARAMETER1）begin
            a =  ……；
            b =  ……；
      end
      else begin
            a =  ……；
            b =  ……；
      end

endendgenerate

DC 报错 syntax error on a obsolute verilog 2001 construct standalone generate block (VER-946)
请高手指点

Timme

最后应该是endgenerate......

yushuiyang1986

回复 2# Timme


   不是这个原因,我只是在论坛上没写全,compile是没有问题的!!

Timme

回复  Timme


   不是这个原因,我只是在论坛上没写全,compile是没有问题的!!
yushuiyang1986 发表于 2013-4-1 18:01

                               
登录/注册后可看大图

   确实没写全，比如赋值还没有assign。不如你先写全了吧。。。

yushuiyang1986

回复 4# Timme


   定义成register不用写assign，在always里面也是这么写的，   你说的事情不是DC报错的原因，我只是搞不清楚那个错误信息代表什么意思

snq31418

你用什么命令读取RTL？

my2817

Anyway ,PLS refer to [12.4.2 Conditional generate ]@VERilog IEEE STD(1364-2005)

yushuiyang1986

回复 7# my2817


   请教，您说的是指什么意思？DC不支持某些写法么？

yushuiyang1986

回复 6# snq31418


   dc的通用脚本，每次只要根据设计改约束就行

snq31418

回复 8# yushuiyang1986


    我使用过generate语法。在DC中，read_verilog无法读取包含generate的RTL，只有read_sverilog才能正常读取。