请教：generate block，DC综合会报syntax Error，这是什么原因

yushuiyang1986 · 发表于 2013-4-2 18:01:05

回复 10# snq31418

read_sverilog应该是对应system verilog吧，公司的顶层脚本应该不允许改的，不过我的code不是每一个generate block，DC都会报错，只会某些会报错，很奇怪！不过还是谢谢你～

orlye · 发表于 2013-4-2 22:18:53

generate块的begin-end必须有块名，不知道你写了没。
还有dc读verilog2001代码最好用analyze+elaborate，不要用read_verilog。

hbyu · 发表于 2013-4-2 22:21:29

还是不要用这样的语法吧

besky · 发表于 2019-3-12 21:20:51

不知道楼主后来解决了问题没有，今天遇到了同样的问题，后来发现是因为最外层的 begin ... end 导致的，去掉就可以了。

复制代码

[求助] 请教：generate block，DC综合会报syntax Error，这是什么原因