运放管子饱和问题

ygchen2

   

换个角度来看，这其实是个折叠输入接法。但是M8的VDS太低了，一般折叠会和共源共栅一起用，把M8-9 ...
hszgl 发表于 2013-3-29 11:55

                               
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直流角度，如果输入信号共模略高于N管阈值+对管overdrive+尾电流源overdrive,对管漏极高于对管与尾电流源overdrive和再加些余量就可能使电路工作正常（M8的阈值加overdrive可能够）。此时管子偏置，尺寸，输入共模等都必须对。想共模+一定幅度信号下，保证电路工作正常，需要优化来得到最大工作范围。
这个电路原理上或许可行，实际会很难调，多数情况下，加了这个折叠回路，对管输出端阻抗相差很多，会引入系统offset，甚至由于器件沟道效应会造成偏置严重偏离设想值，使电路工作不正常。建议采用其它折叠方式，或引入tanslinear电路之类做辅助，如果电压允许的话加共源级分离折叠回路接出点与输出点可能也会有帮助。

采用生疏的电路，会大大增加设计风险。。。

semico_ljj

Mark!^

guetic

恕鄙人才疏学浅，这个结构还真没有看到过诶！！！楼上的大侠们在讨论参数时，是不是应该先分析一下结构是否合理呢？

guetic

呵呵，才疏学浅啊，看的书太少，所以没见过这种结构，在纸上比划了好久，终于弄明白这个是什么结构了，首先楼主应该知道VDSsat要设计成多少，一般来说0.5um以上工艺，我一般设计成200mV，低于150mV的话，容易进入亚阈值区，高于0.5V的话，晶体管就进入速度饱和区（参考sansen的书第1章）。根据楼主设置的晶体管尺寸和电流源电流值，差分输入对管的尾电流源是20uA，这样差分输入对管的静态电流就是10uA，差分输入对管的电流镜负载电流时30uA，这样流入M8和M9的电流就是20uA，第一级的静态电流分配大概就是这样了；然后再根据各个晶体管的静态电流值，和VDSSAT要求，根据经典的晶体管电流电压方程计算出晶体管宽长比了，看看根据IDS和VDSsat的值计算出来的W/L和你自己设置的W/L有什么不一样，如果有矛盾就说明自己设置的W/L有不合理的地方。
    一个运放的设计和仿真从直流偏置开始，首先是手工的计算，直流仿真时，先给差分输入对管设置直流输入电压，VDD/2一般是很保险的，然后挨个看晶体管的工作区域是否符合手工计算。
    鄙人才疏学浅，口才不佳，表达能力有限，所以帮不上什么忙，一个人的成长只能靠自己，多看书就是最好的学习方法，上论坛问别人，不会有什么效果的。这些设计知识都是很老土的东西了，老美在80年代就已经弄的差不多了，gray、allen、sansen、baker等等很多书上都讲了如何来设计电路，楼主需要的是多看、多手工计算，然后是仿真来验证，仿真器只是验证你的设计思想而已，思想如果错了，仿真是不会有正确结果的。

cybjut

楼主，你输入对管是NMOS，【1】body接错了，应该接地，一般工艺应该不会提供P-well吧？还有你Bais部分的M7管Vgs太小，建议减小M7和运放尾电流管的宽长比。【2】第一级运放的输出端被左三的NMOS嵌位在529.9mV+3.8mV这个值上，目前你的输入共模大概是1.2V，太高了，会导致运放输入对管的源极电压很高（目前你的是529.9mV)，因此输入对管Vds被两头压缩了，建议你把输入共模电压取在800mV左右。

Divenire

   

hszgl 发表于 2013-3-22 11:50
回复 10# 法兰西之梦

本事没多大，人倒是挺剑的，自己狗屁没说出来，装逼的本事倒是无人能敌

semico_ljj

图呢。。。

YYYYDS

   

法兰西之梦 发表于 2013-3-20 22:08
回复 9# hszgl  

您好！在电路图中，电流源电流是20uA，最左边的两个PMOS尺寸是80u/1u,右边的两个PMOS尺寸 ...

你这N管P管设计的电流都不匹配啊，一条支路上流过的静态电流，P管和N管要设计成流过相等的