DC综合时，SPI的SDO和SCLK之间要加约束吗？

orlye · 发表于 2013-3-5 21:47:20

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本帖最后由 orlye 于 2013-3-5 22:27 编辑

SPI Master模块，SCLK和SDO都是采用系统时钟同步的输出，对系统时钟而言都是数据通路。SCLK是系统时钟的N分频，N可由软件配置。
现在想请教一下，综合时SDO需要再加上与SCLK时钟之间的约束吗？
因为有些slave是直接用SCLK作slave模块时钟的，不加的话怕无法保证SDO与SCLK之间的setup/hold时间。
但由于SCLK频率是可配置的，不太清楚DC该怎么约束，想请教一下。