FIFO读取错误，core约束的添加，bit流JTAG加载失败

wangnant

我在Virtex 6上做了一个PicoBlaze，并用它读写FIFO（ISE生成的core）的数据，前仿正确，后仿FIFO读写数据错误。自己用verilog写了一个类似的FIFO，替换原FIFO（生成的那个core），后仿正确。不知道为什么。于是想到几个问题：
1、在verilog中调用core，是将xoe文件还是v文件添加到工程中；
2、在哪儿查找生成的core的输入输出时序；
3、如果查到了，是不是把core当成黑箱，约束按照输入输出约束（时序）给出；
4、怎样在约束文件中定位子模块的信号（如顶层模块top中包含模块adder，adder中有寄存器a，怎样在约束文件中定位寄存器top/adder/a）。
还有一个问题，用ISE13.2生成bit文件，用JTAG下载，软件出现下载进程，最后提示下载失败，下载过程中init_B信号一直有效（好像是低电平，反正那个指示灯led一直着，正常是不亮的），直到软件提示下载失败才无效（led灭）。好像那个init_B有个输出功能，表示加载出错。下载以前的bit文件是没有问题的。
1、是不是因为这个原因导致灯一直亮着？
2、为什么会这样呢？可能的原因？

eaglelsb

1.一般还是用.v文件，你可以只写个顶层，然后在MAP阶段会查找对应的网表，这就相当于黑盒了。不过这样综合阶段就无法对此部分网表进行优化。
2.时序其实不用太CARE，一般对IO上的输入输出时序关心比较多，而对内部信号一般不太关心，除非时序跑不过，再去加false path, multi cycle之类的，最好CORE接口都是寄存器输入输出的，这样时序上更放心。
3. 是这么做的
4. 和以前一样，要是在综合阶段，那对CORE部分以CORE顶层的路径综合，要是在MAP阶段，现在已经成为一个整体了，UCF里按最终路径约束即可。