急！！！！！急！！！！急！！DC综合后blackbox变成了stdcell！！！

168blue

设计中有一个模块需要手动绘制layout，想把这个模块当做blackbox综合成网表给后端做PR，但是在DC综合后的网表这个blackbox变成了一个stdcell形式。
RTL是这样写的  module myblackbox （mux_in，de_in）;
                         input [2:0];
                         input [5:0];
                       endmodule
DC的时候 这块blackbox的db文件也是单独的

link_library里面，但是综合出来以后这个模块就变成了stdcell形式，后端用encounter读入以后也看不到这个blackbox的module，只能在stdcell里面看到这个模块。

请问在DC的时候需要对这个blackbox进行什么设置吗？还是需要怎么样来实现啊？急！！！急！！！急！！

Cadence—IC

没懂LZ的意思

chen.gang.2012

既然在link的库里已经有了，就不需要定义module.
在你的设计中，调用了myblackbox，
在综合link时，就会自动连接link库中的myblackbox了。

陈涛

去掉那个myblackbox module

无乐不作

回复 1# 168blue


    请问楼主，你的黑盒子是怎么做的，它的时序，功能，功耗信息在那些文件中定义，是一个DB文件吗？有没有关于定义黑盒子的相关资料，给小弟发一份啊，多谢

无乐不作

回复 4# 陈涛


    请问陈老大，你的黑盒子是怎么做的，它的时序，功能，功耗信息在那些文件中定义，是一个DB文件吗？这个DB文件是怎么导出来的？有没有关于定义黑盒子的相关资料，给小弟发一份啊，多谢

fengzhepianzhou

如果没有db库，如何设计，因为直接加入module，dc会把这个空盒子的输出固结处理。

月落小青青

无乐不作 发表于 2014-2-17 13:50
回复 1# 168blue

楼主，是不是你有ｌｉｎｋ 库，导致的。你把ｌｉｂ库不链接就行了。
但是我想知道这种模数混合综合的约束怎么写？