cts时候是否设置对某个模块skew不care？求问答。。。

y3rike · 发表于 2013-2-7 17:04:26

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rt
有些模块觉得时钟时序没问题

是否可以约束对某个模块不care？

joemool · 发表于 2013-2-7 23:32:37

CTS spec不定义该module相关的clock信息就行了
想做哪个clock，就写哪个clock的约束，so easy

joemool · 发表于 2013-2-7 23:34:17

还可以将进入这个module的sink定义为excluded
CTS对clock进行trace就到此为止了

y3rike · 发表于 2013-4-8 16:39:06

多谢，知道聊

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