译码器，毛刺

hasodron · 发表于 2013-1-20 21:02:11

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本帖最后由 hasodron 于 2013-1-20 21:05 编辑

本人简单的写了一个3 8 译码器，前仿没有问题，用DC综合之后，对网表用VCS进行仿真时，出现了毛刺，如下图。
解决：觉得自己的代码可能有问题，所以找了一本书，在上边找了一种译码器的新写法，主要如下：
always@(en or addr)
begin
if(en)
out = 8'b0;
else
case(addr)
3'd0: out = 8'b0000_0001;
3'd1: out = 8'b0000_0010;

endcase

end
对比两个代码综合后的电路，结构基本一样，仿真也是有毛刺。

求大师们指教。谢谢

hasodron · 发表于 2013-1-21 11:22:30

顶起，求大神，求版主

fuyibin · 发表于 2013-1-21 12:27:00

组合逻辑，毛刺正常

jamesccp · 发表于 2013-1-21 15:25:01

用门电路很小心地用手工搭建，或者可以避免毛刺。

fashion612 · 发表于 2013-1-21 15:27:20

如果改用时序逻辑就不会有这种结果了

hasodron · 发表于 2013-1-23 21:04:49

谢谢，各位了，打算用时序逻辑解决此问题，谢谢了

[求助] 译码器，毛刺

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