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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于ADPLL测试遇到的毛刺问题
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查看: 8209|回复: 27

[求助] 关于ADPLL测试遇到的毛刺问题

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hughhuang
发表于 2016-1-5 22:36:03 | 显示全部楼层 |阅读模式

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本帖最后由 hughhuang 于 2016-1-7 12:14 编辑

请问各位前辈们，最近在测试流回来的锁相环，是ADPLL，参考时钟约为170MHz，带宽约为5MHz，振荡频率为5.5GHz，相噪曲线在低频处有几个毛刺，都在5MHz以内，想知道是什么原因产生的呢？（在将近30kHz和不到300kHz各有一个毛刺）在15MHz处有一个很大的毛刺，也不清楚是怎么产生的。谢谢各位了！ 5_5.5_2_pn_1.gif
ADPLL, 测试, 毛刺, 锁相环, 相位噪声

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@Virtuoso
发表于 2016-1-5 23:09:57 | 显示全部楼层
问下楼主PLL的输出端接的pad是如何处理pad存在的大电容的？
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hughhuang
 楼主| 发表于 2016-1-6 10:41:47 | 显示全部楼层
回复 2# @Virtuoso


   我们用反相器输出，只要反相器驱动足够大，pad电容不是问题。不过也遇到了些问题，我们单端输出，理论上应该有600mV的单端摆幅，但是只有100多mV，目前还不清楚是为什么，但是感觉应该不是pad的电容的问题
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@Virtuoso
发表于 2016-1-6 20:14:12 | 显示全部楼层
顶顶顶
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wandola
发表于 2016-1-7 10:30:11 | 显示全部楼层
你们adpll是什么结构？
你把带宽减小怎样？
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bright_pan
发表于 2016-1-7 11:44:16 | 显示全部楼层
你先来张频谱看看吧。
你的DCO和TDC、phase counter什么结构的?
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hughhuang
 楼主| 发表于 2016-1-7 12:15:22 | 显示全部楼层
回复 5# wandola


   我再去测试看看带宽和毛刺的关系
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hughhuang
 楼主| 发表于 2016-1-7 12:16:58 | 显示全部楼层
回复 6# bright_pan


   频谱见1L，我更新了~我没用TDC，就是BB-PFD结构的
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bright_pan
发表于 2016-1-7 13:54:42 | 显示全部楼层
电源你更干净点，或者稍微提高点或者降低点看看怎么样？
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bright_pan
发表于 2016-1-7 13:56:08 | 显示全部楼层
看相噪图，挺好的，-100dB@100K了。
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