calibre lvs: open circuit

kred · 发表于 2013-1-14 09:28:03

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Extraction Errors and Warnings for cell "ADDF_C"
------------------------------------------------

WARNING:  Open circuit - Same name on different nets:
      Name:  "VSS"
      (1)  at location  (4,0.8)  on layer  1520 "M1_NET"  on net id  4
      (2)  at location  (0,0)  on layer  6131 "SXCUT_NET"  on net id  13
      The name was assigned to net 4 .

标准单元井通过ntap cell连接。每隔20um放了一个tap。
当我单独挑出一个单元，放一个tap挨着，lvs就没有报这个open。但在整个芯片版图做lvs时，就没个单元都报这个警告。只有一个antenna diode单元lvs是正确的，其他都报layout里多了一个bulk pin，其实这个pin应该通过tap连到VSS了。
不知道为什么在fullchip lvs时总报open呢？

kred · 发表于 2013-1-14 15:42:33

层次化的网表，用v2lvs转成spice网表之后，直接做lvs，有问题吗？是不是非得用打平的网表转spice再做lvs？

chrisyl · 发表于 2013-1-14 16:34:23

这个看起来像没有加filler 吧？

kred · 发表于 2013-1-14 21:08:20

肯定加了，gds 中有，否则drc 也有问题

wangyl321 · 发表于 2013-1-15 10:07:06

是不是V2LVS的过程中，转换出来的SPICE的STD cell 没有加BULK PIN 的connectoin ?

kred · 发表于 2013-1-15 11:01:25

这个是的，我没加bulk pin。在fullchip lvs和small testcase都没加，但后者能过lvs的。
请问怎么加？

[求助] calibre lvs: open circuit

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