关于SD-ADC中的运放

crusade823 · 发表于 2013-5-27 11:18:26

回复 29# kwankwaner

另外的一个问题是，我DAC的7个电流源之间没有mismatch，但是单独的电流源由PMOS和NMOS组成，因为PMOS和NMOS的不匹配，所以单个电流源的流入和流出电流略有差异，所以整个DAC的最大流出电流是78.36uA，最大流入电流为78.38uA。会不会是这一点造成的三阶谐波呢？

kwankwaner · 发表于 2013-5-27 16:00:03

回复 31# crusade823

MC就是Monte Carlo。。。mismatch跟前仿后仿没关系，sigle仿真就没有mismatch，MC仿真就有mismatch。你没仿MC而且打开DWA不应该看到谐波的，你还是在量化器时钟来找原因吧，只要你反馈的的时间不对就和信号相减的时候有误差，就会导致谐波。直观的看法就是运放的反馈延迟比较大导致的阻尼震荡。最好把频谱发过来看看好分析。np电流差异差个5%以内没关系的，这只不过是变了运放输入端的共模而已。

kwankwaner · 发表于 2013-5-27 16:04:26

回复 30# crusade823

还有你DFT做的对不对，这个也比较容易出错的

crusade823 · 发表于 2013-5-28 00:04:44

回复 32# kwankwaner

我的确把量化器的时钟延时了不少，因为当时用实际运放的时候由于有限GBW，DAC的反馈有一定延时，所以听从你的建议，为了保证反馈的时间点不变，把量化器的时钟也延时了一段时间。那也就是说我现在的谐波是由于量化器的时钟延时设置不对造成的？

xuriver2012 · 发表于 2013-5-28 09:10:37

回复 31# crusade823

关于三次谐波的产生，有一种贡献是量化器的非线性增益所带来的。这一点你可以参考经典的SD modulator 方面的书籍。另外OP本身增益的非线性也会导致。所以建议先看看系统仿真是否能够看到。

crusade823 · 发表于 2013-5-28 09:15:42

回复 33# kwankwaner

这是我的频谱图

kwankwaner · 发表于 2013-5-28 10:44:20

本帖最后由 kwankwaner 于 2013-5-28 10:46 编辑

回复 36# crusade823

好高的谐波，不过看图感觉时钟还可以延迟一点。现在电路哪些是实际的，哪些是理想的？另外是在什么corner下的仿真？

crusade823 · 发表于 2013-5-28 11:14:21

回复 37# kwankwaner

现在所有电路都是实际的。还可以继续延时吗？时钟周期15.625n，这是在量化器时钟延时1.5n左右时的频谱图。另外有没有可能是量化器增益的非线性引起的？我不是很清楚量化器增益的非线性是由哪些因素导致的。

crusade823 · 发表于 2013-5-28 11:17:44

回复 35# xuriver2012

对的，就是那本understanding sigma-delta converter里面讲过的，但是我不是很清楚量化器增益的非线性究竟是由哪些因素引起的，是由于比较器的分辨精度太低导致的吗？

kwankwaner · 发表于 2013-5-28 11:52:42

回复 38# crusade823

还可以调，在半周期之内就可以

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