关于SD-ADC中的运放

scientry · 发表于 2013-1-14 17:12:51

是不是实际运放输入端的寄生电容引起的？

kuxuanxinzai · 发表于 2013-1-14 17:52:19

回复 3# crusade823

考虑到实际运放的时候电流尖峰变大，我觉得你看看这两个方面会不会有影响：

一个是运放的输入寄生电容，两外一个是你的共模反馈。

crusade823 · 发表于 2013-1-14 18:25:54

回复 12# kuxuanxinzai
输入端寄生电容我之前考虑了，在理想运放输入端接上同样大小的电容，没有对仿真的SNDR产生影响。我不是很清楚你说的共模反馈，不知道要注意哪些方面，是把共模环路GBW做得高点还是别的方面呢？

crusade823 · 发表于 2013-1-14 18:26:43

回复 11# scientry
输入端寄生电容我之前考虑了，在理想运放输入端接上同样大小的电容，没有对仿真的SNDR产生影响。

kuxuanxinzai · 发表于 2013-1-15 09:41:03

回复 13# crusade823

连续时间SDM里面运放共模反馈不需要做到很高，我的意思是你看看你的共模反馈是否在正常工作范围内

kwankwaner · 发表于 2013-1-15 11:18:11

本帖最后由 kwankwaner 于 2013-1-15 11:37 编辑

回复 8# crusade823

因为如果你是理想运放，环路是没有延时的，那么你反馈的时间点和你建模的设计应该差不多，但如果是实际运放，环路会有延迟，那么你反馈的时间点其实和你预想的已经不一样了，这样每个节点的系数就变了，当然就有问题。看你带外翘起来了，应该就是环路延迟较多的表现，加个理想delay让你量化器时钟延后或者让正周期和半周期反馈提前一点应该就会好。然后再检查你理想运放和实际运放增益是否一致。没仿trannoise的话不用考虑噪声。

crusade823 · 发表于 2013-1-15 16:15:00

本帖最后由 crusade823 于 2013-1-15 18:37 编辑

回复 16# kwankwaner
我把积分器单独仿真了一下，发现实际积分器的输出不比理想积分器的输出有延时啊。另外我把运放为理想情况的频谱也发了一下，带外的噪声也有点高。但是在带内有零点，这是积分器里的反馈电阻实现的，但是对比一下实际运放的频谱，发现这个零点没有了。应该是系统的系数发生变化了，请问如果不是因为实际积分器的延时，那么还有什么可能造成系统系数的变化呢？

ideal

crusade823 · 发表于 2013-1-15 18:39:52

回复 15# kuxuanxinzai
我的运放的共模反馈的工作状态都是正常的

yjpbeyond · 发表于 2013-1-15 21:35:55

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kwankwaner · 发表于 2013-1-16 10:08:02

本帖最后由 kwankwaner 于 2013-1-16 10:10 编辑

回复 17# crusade823

任何不理想因素都会导致系数变化，就针对你这个问题而言，就是理想运放和实际运放的差别，你说你考虑寄生了，而且理想运放的增益我想你也设置的和实际运放相同，那么还有什么原因呢？你说没有延迟，而由于带宽有限，你环路的稳定要花时间，你dac反馈的电流的变化就是因为运放输入端电压稳定需要时间造成电流被调制，在应该的时间点它还没到你设定的值，这不就延迟了吗？然后你后面的积分时间不变，而电流变了，那么系数不就不对了吗？你先按我的方法试试，或者提高你dac输出阻抗

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