关于SD-ADC中的运放

gliang1986 · 发表于 2013-1-16 10:41:05

首先检查你的仿真精度设置
fortissimo.g 发表于 2013-1-14 17:10

登录/注册后可看大图

正解，设为consevative 试试

crusade823 · 发表于 2013-1-16 13:46:24

回复 20# kwankwaner
我把量化器的时钟delay了0.2n (Ts=15.625n)，得到的结果基本没有变化，难道是delay的时间不太对吗？还有一点就是，既然环路延时了，那么我dac的反馈点也应该延时，好与环路同步。按我的理解，这样就应该是提前量化器时钟或者delay反馈dac的时钟啊，而不是delay量化器时钟或者提前dac时钟

crusade823 · 发表于 2013-1-16 13:47:29

回复 21# gliang1986
我很早就试过conservative了，得到的结果和moderate基本是一样的

kwankwaner · 发表于 2013-1-16 15:02:26

回复 22# crusade823

我理解是这样，数据从积分器进来到出去花的时间长了，那量化器不就应该delay一下等等它么？delay量化器，而dac的时钟不变，那么不就相当于dac提前了一点反馈。尤其是你整周期的反馈，你反馈的点的信号可没有延迟，它就是要求你这个时间反馈，如果你延迟dac的反馈不就更错了？你想你做半周期反馈不就为了补偿delay么，所以整体思路还是要提前。不知道你是不是这么做的？可不要量化器和dac一起delay或者提前，那样对于系统来说是没有变化的。还有，只要不超过半周期，调整再狠一点。或者再调整一下你第三极运放的零点，加快环路。

crusade823 · 发表于 2013-1-17 13:42:37

本帖最后由 crusade823 于 2013-1-17 14:45 编辑

回复 24# kwankwaner
非常感谢，我把量化器时钟延时0.9n之后SNR果然提高了4dB，估计加大延时的话效果会更好。

kwankwaner · 发表于 2013-1-17 16:17:04

回复 25# crusade823

不谢，加到带外平坦即可

hezudao · 发表于 2013-1-18 04:30:59

积分器延迟主要是rc决定的，运放引入的额外延迟比较小。还是dac的response在实际运放下被deay了，以至进入下一个周期，仿真中qantizer clock加delay只是又把整个dac feedback waveform搬回到同一个周期内。但是电路实现不现实。可以考虑用rz,delay dac by 1/4个周期之类的，前提clock pn还能满足要求

crusade823 · 发表于 2013-5-26 15:18:25

回复 26# kwankwaner

你好，想请教一个问题。就是我带宽是1M，之前没有考虑谐波，输入信号是500K,SNDR=82dB。现在考虑谐波，输入信号为250K，SNDR=73dB。它的三阶谐波大约为-65dB，请问怎么改善三阶的谐波问题？加大运放增益？另外的问题就是transient noise我之前没有点，现在如果把transient noise点上去的话，下面的空应该怎么设置？

kwankwaner · 发表于 2013-5-26 20:59:54

回复 28# crusade823

加大增益代价比较大，整个AD就是个单位增益反馈，如果你环路增益大了，稳定性肯定好不了，为保持带宽，只能加功耗。一般DEM一开基本没有谐波了啊，不知你这个谐波怎么来的，DEM用的什么算法？DAC的匹配先做好，然后做开DEM的MC仿真，如果还有谐波再说。trannoise我觉得没什么意义，很慢的，不如你把DAC输出噪声，运放输入噪声仿出来基本就能算出来了。非要仿，fmax选信号带宽2倍，fmin是采样钟/2exp（n）,不过以前有人告诉我fmax应该选采样钟频率，所以你还是自己看看help，我当时看了觉得有歧义。。。

crusade823 · 发表于 2013-5-27 09:32:08

回复 29# kwankwaner
我的DEM用的是DWA算法。DAC不应该有mismatch，我这是前仿，没有仿蒙特卡罗，而且DAC的尺寸取得较大，DAC应该是没有mismatch的。我现在的问题也是不太清楚较高的三阶谐波是哪里产生的。。。另外问下什么叫DEM的MC仿真？MC仿真是什么？

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