12bit 100MHz pipelined ADC设计直播

lonerinuestc · 发表于 2012-12-18 22:15:23

大大，小弟愚见，这两种似乎都有些许问题。

第一个实际上是将各级的误差简单叠加，过于保守。比如以两个 ...
mouseliu 发表于 2012-12-18 22:09

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实际上，stg1的误差一定是最大的，应为其面临最大的speed-gain trade off，后级的speed问题好解决，gain自然能轻松干上去。

mouseliu · 发表于 2012-12-18 22:17:25

本帖最后由 mouseliu 于 2012-12-18 22:18 编辑

实际上，stg1的误差一定是最大的，应为其面临最大的speed-gain trade off，后级的speed问题好解决 ...
lonerinuestc 发表于 2012-12-18 22:15

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Nod,无论是从噪声、速度还是增益的角度，要求都是逐级下降的，把头2级做好是打地基啊

etiet · 发表于 2012-12-18 22:22:13

大大，第一级需要几个比较器，threshod 分别多少？或者给俺推荐个文章哈
mouseliu 发表于 2012-12-18 22:11

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其实道理没有什么神秘的，在最外面两个伸出去的枝丫上多安两个比较器就可以了，如果保留13bit编码，确实还可以把输入幅度再扯大点，而运放输出摆幅不变，不过这里第一级那个ＳＨＡ的难度还是没有减轻，如果是SHAless，这种方法倒是可以的。

mouseliu · 发表于 2012-12-18 22:27:34

其实道理没有什么神秘的，在最外面两个伸出去的枝丫上多安两个比较器就可以了，如果保留13bit编码，确 ...
etiet 发表于 2012-12-18 22:22

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有道理，改天试试~~sha-less在高速和多bit MDAC的情况下应该还是不咋好啊，各个支路match太难

etiet · 发表于 2012-12-18 22:30:37

100M第一级2.5bit的话应该还OK吧，关键是第一级两个采样通路匹配的问题。这个设计时可能需要考虑版图的布局和寄生。

mouseliu · 发表于 2012-12-18 22:33:11

100M第一级2.5bit的话应该还OK吧，关键是第一级两个采样通路匹配的问题。这个设计时可能需要考虑版图的布局 ...
etiet 发表于 2012-12-18 22:30

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我现在是采用SH+MDAC，但是传统做法的话SH在Hold阶段看到的负载太重，Cs+1/2Cs我采用的方法是SH和MDAC cap-sharing，这样SH在Hold阶段看到的负载为1/2Cs
SH 反馈电容和MDAC的采样电容复用

lancelot2011 · 发表于 2012-12-18 22:43:21

mark，学习一下

mouseliu · 发表于 2012-12-19 21:58:23

本帖最后由 mouseliu 于 2012-12-19 22:02 编辑

对于高速ADC而言，最难得应该是输入信号的驱动buffer和reference的buffer。
reference buffer还可以用片外加decouple cap来解决。这样会增加片外元器件，而且要增加pin，在很多情况下可能没有这个条件。这种情况下就需要片内集成reference buffer了，大大们有啥好结构可以推荐啊？片内可能走的就是高bandwidth路线了，不好做到啊。曾经看到论文和有大大说可以采用source follwer结构。不知道主流的结构是啥样子的。也曾经paper上看过2级miller结构的reference buffer，尼马，那得多大的电流啊！
另外，如果时钟频率太高，off-chip cap 方式引入的bounding电感的影响应该不小，此时是不是只有片内集成化山一条道呢？

wxliym · 发表于 2012-12-19 22:08:51

这个很赞！！！！

etiet · 发表于 2012-12-19 22:20:22

本帖最后由 etiet 于 2012-12-19 22:27 编辑

对于高速ADC而言，最难得应该是输入信号的驱动buffer和reference的buffer。
reference buffer还可以用片外 ...
mouseliu 发表于 2012-12-19 21:58

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片内用source follower 12bit，估计要用到deep nwell才行，而且可能要烧十几mA电流，否则线性度不够啊。输入IO上的保护二极管引入的非线性也是一个问题。有时只有牺牲ＥＳＤ性能。

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