12bit 100MHz pipelined ADC设计直播

iclover7654321

哈哈，答不答错只有楼主“乌龟吃萤火虫---心里明白”

mouseliu

哈哈，答不答错只有楼主“乌龟吃萤火虫---心里明白”
iclover7654321 发表于 2012-12-18 18:58

                               
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你那哥们儿啥时候工作的？我是去年刚工作，看我在论坛的注册时间2011年的

mouseliu

尼马，问了几个问题也没有大大给互动一下。
关于opamp DC gain的确定

第一种说法：输出有限增益误差误差等效到输入的误差总和<1/2LSB
                按照这种说法，对各级的有限增益误差的要求是
                对MDAC1,等效到输入端的误差delta<1/4LSb，那么对于MDAC1输出而言，误差<1LSB
                对MDAC2，等效到输入端的误差delta<1/8LSb,那么对于MDAC2输出而言，误差<2LSB
                对MDAC3，等效到输入端的误差delta<1/16LSb,那么对于MDAC3输出而言，误差<4LSB
                对MDAC4，等效到输入端的误差delta<1/32LSb,那么对于MDAC4输出而言，误差<8LSB
                对MDAC5，等效到输入端的误差delta<1/64LSb,那么对于MDAC5输出而言，误差<16LSB
这样所有的MDAC的总的有限增益误差之和<1/2LSB。


第二种说法：每一级的有限增益误差小于当前级后面所剩位数的1/2LSB
                按照第二种说法：对各级的有限增益误差要求是
                MDAC1，后面还有10位精度，故对MDAC1输出的DC误差要求为：delta<1/2^11,等效到adc输入的误差<delta/4=1/2LSB
                MDAC2，后面还有8位精度，故对MDAC2输出的DC误差要求为：delta<1/2^9,等效到adc输入的误差<delta/4^2=1/2LSB
                MDAC3，后面还有6位精度，故对MDAC3输出的DC误差要求为：delta<1/2^7,等效到adc输入的误差<delta/4^3=1/2LSB
                MDAC4，后面还有4位精度，故对MDAC4输出的DC误差要求为：delta<1/2^5,等效到adc输入的误差<delta/4^4=1/2LSB
                MDAC5，后面还有2位精度，故对MDAC5输出的DC误差要求为：delta<1/2^3,等效到adc输入的误差<delta/4^5=1/2LSB

今天俺想了想，第一种说法应该是过设计了。第二种说法应该是更科学。
原因：以12bit 2.5bit/stage adc而言，
第一级MDAC输出2bit，应该是b12和b11
第二级MDAC输出2bit，应该是b10和b9
第三级MDAC输出2bit，应该是b8和b7
..........
一次类推，也就是说每一级MDAC所处理的传输函数曲线上的“段”是不一样的，不能简单地将各级MDAC的DC建立误差相加。
有木有？哪个大大给个定论！

半支烟

大大的工艺，mismatch好得让人发指啊，给你看看SMIC0.18um的mismatch：同样节点的工艺，mismatch翻 ...
lonerinuestc 发表于 2012-12-17 22:29

                               
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   SMIC是两个单位电容之间的sigma，与我们平常所说的标准正态分布的sigma有个根号2倍的关系，就是SMIC提供的sigma是标准正态分布里sigma的根号2倍。

fuyibin

尼马，问了几个问题也没有大大给互动一下。
关于opamp DC gain的确定
第一种说法：输出有限增益误差误差 ...
mouseliu 发表于 2012-12-18 19:47

                               
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建议你把opamp gain 尽量做高，越高越好
前两级120dB，后面几级都做80dB,做设计不能很marginal
当输出接近full scale 时候，opamp  gain 早就不知道掉到哪里去了，所以你计算的参数都gg思密达了
怎么换马甲了，不用ftxhh？

mouseliu

建议你把opamp gain 尽量做高，越高越好
前两级120dB，后面几级都做80dB,做设计不能很marginal
...
fuyibin 发表于 2012-12-18 20:49

                               
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margin归margin，算清楚属于梳理概念，在不浪费资源的情况下margin大了当然好\gainboost也不一定能到120dB,100dB多差不多了~~80dB普通的cascode也做不到啊（电流大啊）
ftxhh是谁？
对了，提到信号在趋近full range的时候gain下降的问题，或者说是cascode输出摆幅不够的情况下，否是可以采用减小输入信号幅度的方法？
对于2.5bit/stgage，如果输入信号幅度在-7/8Vref~~~7/8Vref的情况下，MDAC的输出摆幅只有+/-0.5Vref,只有信号在-Vref~~-7/8Vref或者7/8Vref~~Vref范围内MDAC的输出摆幅才会上去~~~
输入信号幅度不到+/-Vref，SNDR丢失1.1dB，几乎忽略。但是在同等op输出摆幅的情况下，vref可以加倍。

考虑一个很实际的问题，通信中的ADC的输入信号通常都不会是满摆幅输入，通常前面的AGC会把信号幅度限制在50%左右。
***********************************************************************************
当然了，上述说法基于sub-adc的offset为0的情况下得到的。2.5bit/stage对sub-adc的比较器的offset的容忍量是1/8Vref;
如果对offset进行了处理，比如加了preamp，sub-adc的offset不会很大，假设我们可以保证sub-adc的比较器的offset不超过1/16Vref，
则此时貌似的确可以通过限制输入信号的幅度来使MDAC的输出摆幅限制在+/-0.75Vref，生下来的0.25vref有时也是很重要的，尤其是对低电压设计而言，同时保证不丢失太多的SNDR。
如果offset更小，则MDAC输出摆幅更小。
大大们怎么看？有实际意义不？

mhleu

因2.5bit/per-stage,你應該使用digital error correction code,所以每一級應該輸出3bits,如b12b11b10,其他級類推.

mouseliu

因2.5bit/per-stage,你應該使用digital error correction code,所以每一級應該輸出3bits,如b12b11b10,其他級 ...
mhleu 发表于 2012-12-18 21:15

                               
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  俺说的是类似于有效位数，错位加了以后，每级不就2bit嘛

lonerinuestc

margin归margin，算清楚属于梳理概念，在不浪费资源的情况下margin大了当然好\gainboost也不一定能到12 ...
mouseliu 发表于 2012-12-18 21:07

                               
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通信中载波功率其实很小，都在-6dBFS以下了。但是ADC都是要测到-1dBFS的，因为带外干扰很大，通常receiver链定义到-1dBFS（当然，都是以2VPP为FS）

etiet

margin归margin，算清楚属于梳理概念，在不浪费资源的情况下margin大了当然好\gainboost也不一定能到12 ...
mouseliu 发表于 2012-12-18 21:07

                               
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如果第一级采用3.2bit，在不考虑比较器失调电压情况下，输入满幅，运放摆幅可以降一半。