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查看: 10324|回复: 5

[讨论] systemverilog interface 使用-一个模块定义几个interface 更合理

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xiantongma
发表于 2012-12-16 16:25:11 | 显示全部楼层 |阅读模式

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systemverilog interface 使用-一个模块定义几个interface 更合理。以uart （电脑串口为例）
uart IP 一般有 uart自身的数据信号 和配置寄存器的总线信号。一般是写成两个 还是两个写在一起？

数据信号：
dtx， drx
配置寄存器信号
reg_wr
reg_rd
reg_addr
reg_wdata
reg_rdata


谢谢
interface, 寄存器, 模块, 信号

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zzly_c
发表于 2012-12-23 13:07:57 | 显示全部楼层
没有特定要求吧，我是喜欢写在一起。
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xiantongma
 楼主| 发表于 2012-12-23 19:46:02 | 显示全部楼层
没有特定要求只是想刚开始就用相对来说比较好的方式， 免得以后返工。
那我的uart 在 soc 集成的时候， 写在一起是否有什么问题， 我现在模块还不多， 也不大
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see01995
发表于 2014-4-18 11:14:57 | 显示全部楼层
接口独立就独立定义，好重用
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hbhbts
发表于 2014-4-18 14:02:08 | 显示全部楼层
用一个就可以了
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luminate
发表于 2016-5-11 11:24:57 | 显示全部楼层
反对，Springer 的design那本书上说了，可以Interface做Interface接口，这样可以最后汇总成一个mainbus。我没找到对应的实例，搜索帖子看到一堆胡说八道
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