如何检查设计中是否有组合逻辑loop？

picometer · 发表于 2012-11-26 15:42:34

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举个简单的例子，写了m= m+n的组合逻辑，如何检查出来？

复杂一点
always @（a）begin
if () b=a;
end

always @（b） a=b;

wendy.gg.yang · 发表于 2012-11-26 16:31:19

跑一下nLint 就报出来了

apyamy · 发表于 2012-12-4 10:03:11

You need to learn good coding style to minimize the chance of combinational loop.

HADIST · 发表于 2012-12-7 00:46:55

求大神指导啊什么意思

peppermint · 发表于 2012-12-7 07:35:11

Read your verilog file in dc_shell-t, and use the following command to report combinational loops

report_timing -loops

icfbicfb · 发表于 2013-1-7 20:21:45

check_timing -verbose 能报出来的，

newnewsitter · 发表于 2013-1-11 11:27:09

nLint->vcs compile->DC
整个流程跑完了，基本就没有coding上的问题了

philcage · 发表于 2013-5-16 20:36:08

loop这些很容易就检查出来：
1. 编码风格：if、else要配套使用，不管什么时候都写全了，再写if、else里面的内容；
2. 工具检查：windows下synplify，linux下dc等工具都可以报出；

2ki · 发表于 2013-8-28 23:39:32

大型工程里只能靠工具检查了，nlint试试

sijige · 发表于 2013-9-25 22:42:32

designcompiler 的qor可以报告

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