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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › SOC设计论坛 › SOC讨论区 › 如何检查设计中是否有组合逻辑loop？
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楼主: picometer

[求助] 如何检查设计中是否有组合逻辑loop？

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shiweishiwei
发表于 2015-5-6 21:49:18 | 显示全部楼层
学些顶贴！！！！！！！！！
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timchen0716
发表于 2015-5-11 14:14:43 | 显示全部楼层
用conformal中最基本的RTL check功能就能检查出来，RC根据不同的版本不一定能检查出loop
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liyikai
发表于 2015-5-24 00:19:01 | 显示全部楼层
可以通过工具进行检查，比如Design Compiler，或nLint等等
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