cadence里如何编写理想DAC的veriloga代码

thefifaman

最近在设计ADC，为实时观察输出数字和输入模拟电平，参考ahdl库里的模型自己动手写了个12bit的理想dac，发现输出电平随时间不是离散变化的，下降沿时能跟随数字输入信号迅速下降，但是上升时是缓慢上升，如下图所示：


我写的veriloga代码如下，请高手分析哪里出了问题，谢谢！！

`include "constants.vams"

`include "disciplines.vams"

module dac_12bit_diff_ideal (vd11, vd10, vd9, vd8, vd7, vd6, vd5, vd4, vd3, vd2, vd1, vd0, vout1, vout2);

electrical vd11, vd10, vd9, vd8, vd7, vd6, vd5, vd4, vd3, vd2, vd1, vd0, vout1, vout2;

parameter real vref  = 1 from [0:inf);

parameter real trise = 0.0;

parameter real tfall = 10.0e-12;

parameter real tdel  = 10.0e-12;

parameter real vtrans  = 2.5;

    Analog begin

                out_scaled = 0;

                out_scaled = out_scaled + ((V(vd11) > vtrans) ? 2048 : 0);

             省略……

                V(vout1) <+ transition( vref*(2.5+(out_scaled-2048)/2048), tdel, trise, tfall );

                V(vout2) <+ transition( vref*(2.5-(out_scaled-2048)/2048), tdel, trise, tfall );

    end

endmodule

andy2000a

EXAMPLES FIND DA


module ideal_dac(in,out);
input [0:dac_size-1] in;
output out;
voltage in,out;
parameter real dac_size = 2 from (1:inf);
parameter vth = 2.5;
parameter real trise = 0 from [0:inf);
parameter real tfall = 0 from [0:inf);

real code;
integer pow2 [0:dac_size];

analog
begin
   @(initial_step)
     for (i=0;i<=dac_size;i=i+1) pow2[i] = pow(2,i);

   code = 0;
   for (i=0;i<dac_size;i=i+1)
     code = code + (V(in[i]) > vth) ? pow2[i] : 0;
   V(out) <+ transition(code/pow2[dac_size],0,trise,tfall);
end
endmodule

andy2000a

parameter real vref  = 1 from [0:inf);
=> 這是要訂?

VREF 可調 full scale range ?

thefifaman

回复 2# andy2000a


    谢谢

thefifaman

回复 3# andy2000a


    这个语法我也不懂，另有一个sample是这么写的

zhang494903066

二楼的代码    for (i=0;i<=dac_size;i=i+1) pow2[i] = pow(2,i);这个最后pow(2,i)是什么？我看不懂
还有那个dac的话那个输入in不应该是二进制1和0的组合吗?为什么要设置成电路节点的形式呢？code = code + (V(in[i]) > vth) ? pow2[i] : 0;  这个in【i】应该不是1就是0，不会比vref大啊，我刚接触veriloga  求指导

quakexz

回复 6# zhang494903066


pow(x,y)表示x的y次方

liyanwei106

EXAMPLE是报错的程序为什么呀？

liyanwei106

二楼的程序有人验证过吗？为什么总是报错那？

朱立平

Verilog A is garbage, please use pure Verilog with real variable