cadence里如何编写理想DAC的veriloga代码

我是华华 · 发表于 2020-12-29 11:07:30

兄弟你好，能给我发完整的代码学习一下吗，谢谢

Catherinemolt · 发表于 2021-4-7 16:26:52

请问楼主有用MATLAB写过理想的dac代码吗，我找的其中一部分说是data=0.5/1.8*(bit7/2+bit6/4+bit4/16+bit3/32+bit2/64+bit1/128+bit0/256)+0.85，这块8bit的理想DAC运算看不太懂，请问楼主知道吗？谢谢

menglimeng · 发表于 2023-8-17 09:37:26

我想问下这个vtrans的设置，输入的值不应该是数字码吗，0或者1，为什么这个vtrans还设置成2.5呢，求解

irvingfeng · 发表于 2023-9-12 17:23:04

我发现问题在于trise不能设为零，想要上升突变就要设置成一个很小的值，trise和tfall设为0反而会让变化很慢。

lllzd · 发表于 2023-9-22 14:09:40

irvingfeng 发表于 2023-9-12 17:23
我发现问题在于trise不能设为零，想要上升突变就要设置成一个很小的值，trise和tfall设为0反而会让变化很慢 ...

哥们，一语道破，亲你一口。

timetianlanse · 发表于 2023-11-24 15:58:33

irvingfeng 发表于 2023-9-12 17:23
我发现问题在于trise不能设为零，想要上升突变就要设置成一个很小的值，trise和tfall设为0反而会让变化很慢 ...

哥们，一语道破，亲你一口。

鸣泣之风 · 发表于 2024-9-30 14:50:12

irvingfeng 发表于 2023-9-12 17:23
我发现问题在于trise不能设为零，想要上升突变就要设置成一个很小的值，trise和tfall设为0反而会让变化很慢 ...

哥们，一语道破，亲你一口。

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