请问一个关于synopsys逻辑综合的问题

ttxs2009

我用design_vision综合我的verilog代码。用的是iit018_stdcells的库。
顶层模块的名字是testbench，没有端口；
其例化的模块分别是2个 process (主要电路)， 1个FSM， 1个MMU。
我单独综合 1个 process的时候，报告里显示：
total cell area  667588;
total dynamic power 7.0946 mW;
当我直接综合testbench的时候，报告里显示：
total cell area 1305512; (比1个process的面积的2倍略小，这正常吗？)
total dynamic power 613.6661mW （感觉实在是太大了，应该是错了吧？大概是什么原因呢？）

ttxs2009

糊涂了，不好意思。IC 的动态功耗，必须和CLK频率有关啊。我给testbench加上了CLK和RST两个输入端口，specify时钟周期为10ns, 综合后testbench的功率就变成了17.9277mW;
综合后processor的功率为14.8262mw;
原来我傻傻地设想：
testbench的面积，因该比processor的面积的2倍还大一点的；功率也是2倍的关系；结果和我想的很不一样，请大侠提示一下我哪里想错了？
谢谢啊

swordheartsmile

Testbench貌似不需要综合吧！

ttxs2009

回复 4# swordheartsmile

我明白您的意思。testbench 是测试用的，里面还有好多initial，所以不可综合。其实我只是想大概看一下整体设计的面积和功耗。应该不是挨个底层模块综合一次，然后相加吧 ：）
于是我只是把teshbench里的不可综合部分去掉，保持所有模块的例化和连接，然后看一下总的面积和功耗。
请问这个思路是对的吧？

tjzcl

testbench综合是没有意义的！你想看总的电路信息，可以写一个top把这些模块都包起来，然后再综合就可以

ttxs2009

回复 6# tjzcl

多谢大侠回帖。现在我还需要看"Max delay" 这个参数，就是说要通过综合工具来确定时钟周期频率最高能达到多少。请问应该怎么办？


我用的是synopsys的 design_vision (其实就是DC吧？) 需要用到primetime来做STA吗？我先用design_vision中specify clock里设置周期为10ns (100MHZ)，综合后生成netlist.
然后我用primetime，设置时钟周期为10ns, 得到的报告如下****************************************
Report : constraint

-all_violators

-verbose

-max_delay
Design : CruiseCtrl
Version: D-2009.12
Date   : Fri Nov 16 14:55:03 2012
****************************************

This design has no constraints of the specified types.

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这是不是可以说明100MHz是正确的呢？

meteoryzy

回复 7# ttxs2009


    你没有设约束条件吗？那跑出来的东西是没有意义的

ttxs2009

回复 8# meteoryzy

谢谢。 你是说primetime 跑STA的时候没有设constraint吗？指的是这些吗：
set_load 3 [get_ports {}]
set_driving_cell -lib_cell BUFX2......
set_input_delay -clock clk -max
set_input_delay -clock clk -min
set_output_delay -clock clk rise
这些我都加了，难道您指的是别的？
也就是说的确应该用primetime STA来找max delay是吗？

take1115

回复 7# ttxs2009


    create_clock那些呢