在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2414|回复: 1

[求助] 基于pipeline的Verilog四位超前进位加法器设计 求助

[复制链接]
发表于 2012-11-16 10:51:51 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本人写了一个基于pipeline的Verilog四位超前进位加法器设计,但是前仿真正确 后仿真就挂了 不知道什么原因 刚开始学Verilog,很多地方理解的还不是很好 ,在这里求助大神啊程序
`timescale 1ns/100ps
module Pipeline_Adder4(cout,sum,a,b,ci,clk);
output cout;
output [3:0] sum;
input  ci,clk;
input  [3:0] a,b;

reg [3:0] p,tempp,g,sum;
reg c0,c1,c2,c3,cout,tempci1,tempci2;

always@ (posedge clk)
begin

p<=a^b;

g<=a&b;

tempci1<=ci;
end

always@ (posedge clk)
begin

tempp<=p;

c0<=g[0]|p[0]&tempci1;

c1<=g[1]|g[0]&p[1]|tempci1&p[0]&p[1];

c2<=g[2]|g[1]&p[2]|g[0]&p[1]&p[2]|tempci1&p[0]&p[1]&p[2];

c3<=g[3]|g[2]&p[3]|g[1]&p[2]&p[3]|g[0]&p[1]&p[2]&p[3]|tempci1&p[0]&p[1]&p[2]&p[3];

tempci2<=tempci1;
end

always@ (posedge clk)
begin

sum<=tempp^{c2,c1,c0,tempci2};

cout<=c3;
end

endmodule



仿真结果
前仿


后仿
QQ截图20121116103917.png QQ截图20121116104021.png QQ截图20121116104004.png

后仿跟前仿完全不一样 还有很多跳变点  
求大神指点啊
 楼主| 发表于 2012-11-16 10:53:51 | 显示全部楼层
QQ截图20121116103719.png
补前仿的图
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-6-11 07:56 , Processed in 0.017106 second(s), 12 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表