时钟干扰(问题解决)

XIDIANCAD2

芯片设计时是想用PLL提供主时钟，但现在测试发现PLL不太稳定，做了个FIB，绕过PLL，想用外部时钟给芯片提供主时钟（24.576M），同时芯片还有一个OSCI时钟（300K），用于频率检测，测试时由信号发生器产生的。外部的主时钟是用PFAG产生的，当我要把FPGA产生的时钟靠近芯片时（是靠近芯片，还没有接入到芯片的引脚）居然会让OSCI时钟产生毛刺。当外部主时钟频率减低到几百KHZ时干扰消除。我很奇怪，FPGA产生的24.576M的时钟信号还没接入到芯片的引脚时怎么会对OSCI产生干扰？频率也不高呀！尝试了很多方法想把干扰去掉都没成功。

后来直接用有源晶振来产生24.576M的时钟就OK了，芯片也能正常工作了。谢谢各位的意见。

sjtusonic

回复 1# XIDIANCAD2



当外部主时钟f=24.576M时，对内部300K的OSCI产生干扰；
当外部主时钟f=几百KHZ时，对内部300K的OSCI没有干扰；

我的理解对吗？

XIDIANCAD2

回复 2# sjtusonic


    是这样的！帮我找几个点子排除下

jiazhuliang

这个应该是EMI干扰啦，FPGA clock 会产生电磁干扰，osci的PAD抗干扰能力也太差了点。找low transition
FPGA试试。

XIDIANCAD2

回复 4# jiazhuliang


    怎么找low transition FPGA?我后来把普通信号线换成了屏蔽线。还是不行！FPGA产生的频率才24M，应该不会有EMI干扰的。很奇怪呀。解决不了。

archillios

看看FPGA的管脚，是不是可以把Drive Strength降低下来，过强的驱动力，会产生干扰。

kevinht

回复 1# XIDIANCAD2


   设计的时候就应该考虑的，比如时钟上加noise filter

XIDIANCAD2

回复 7# kevinht
加了施密特触发器的！

jiazhuliang

把你的fpga输出pad焊电容，试试不同的容值看对的osci的干扰有没有改善。