SDC 中生成时钟命令约束 CLKLOCK primitive 所用的参数

cyberly

问题出自altera官网的timequest设计实例：http://www.altera.com.cn/support/examples/timequest/exm-tq-sdc-exceptions.html

网页上显示的sdc中的生成时钟命令与给出的qar文件有所不同

下面依次是原理图及CLKlOCK端口的截图 和 qar文件中的sdc命令

1. 
   
2. ## VENDOR  "Altera"
   
3. ## PROGRAM "Quartus II"
   
4. ## VERSION "Version 6.0 Build 202 06/20/2006 Service Pack 1 SJ Full Version"## DATE    "Wed Jun 28 14:30:28 2006"##
   
5. ## DEVICE  "EP2S90F1020C4"
   
6. ##
   
7. #**************************************************************
   
8. # Time Information
   
9. #**************************************************************set_time_format -unit ns -decimal_places 3 #**************************************************************
   
10. # Create Clock
    
11. #**************************************************************create_clock -add -period 10.000 \
    
12.              -waveform { 0.000 5.000 } \
    
13.              -name clk_in \
    
14.              [get_ports clk_in]
    
15. #**************************************************************
    
16. # Create Generated Clock 问题在接下来的这个生成时钟命令，其中的  inclk[0]和clk[1] 是谁的端口？CLKLOCK中没有，难道是该语句#自定义的？
    
17. #**************************************************************create_generated_clock -add -source inst|inclk[0] \
    
18.              -name inst|clk[1] \
    
19.              -multiply_by 2 \
    
20.              -master_clock clk_in \
    
21.              [get_pins inst|clk[1]]
    
22. #**************************************************************
    
23. # Set Clock Latency
    
24. #************************************************************** #**************************************************************
    
25. # Set Clock Uncertainty
    
26. #************************************************************** #**************************************************************
    
27. # Set Input Delay
    
28. #**************************************************************set_input_delay -add_delay -rise -max -clock clk_in 1.500 [get_ports async_rst]
    
29. set_input_delay -add_delay -rise -min -clock clk_in 1.500 [get_ports async_rst]
    
30. set_input_delay -add_delay -fall -max -clock clk_in 1.500 [get_ports async_rst]
    
31. set_input_delay -add_delay -fall -min -clock clk_in 1.500 [get_ports async_rst]
    
32. set_input_delay -add_delay -rise -max -clock clk_in 1.200 [get_ports data_in]
    
33. set_input_delay -add_delay -rise -min -clock clk_in 1.200 [get_ports data_in]
    
34. set_input_delay -add_delay -fall -max -clock clk_in 1.200 [get_ports data_in]
    
35. set_input_delay -add_delay -fall -min -clock clk_in 1.200 [get_ports data_in]
    
36. #**************************************************************
    
37. # Set Output Delay
    
38. #**************************************************************set_output_delay -add_delay -rise -max -clock clk_in 2.000 [get_ports data_out]
    
39. set_output_delay -add_delay -rise -min -clock clk_in 2.000 [get_ports data_out]
    
40. set_output_delay -add_delay -fall -max -clock clk_in 2.000 [get_ports data_out]
    
41. set_output_delay -add_delay -fall -min -clock clk_in 2.000 [get_ports data_out]
    
42. #**************************************************************
    
43. # Set False Path
    
44. #************************************************************** #**************************************************************
    
45. # Set Multicycle Path
    
46. #**************************************************************set_multicycle_path -setup -end -from [get_pins reg1|clk] -to [get_pins reg2|*] 2
    
47. #**************************************************************
    
48. # Set Maximum Delay
    
49. #************************************************************** #**************************************************************
    
50. # Set Minimum Delay
    
51. #**************************************************************  
    

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