pipeline型ADC的讨论

renature

各位大神，小弟向各位请教你个问题：
1、 1.5位流水线操作AD转换器，这里的1.5位指什么。书上还强调，对于流水线性AD转换器，如果不做特别说明，都是指每级1.5位结构。
2、 余量增益为什么要乘以2.
如果大神有时间，可以再向小弟大致说说流水线型ADC的工作原理。谢谢

andyjackcao

各位大神，小弟向各位请教你个问题：
1、 1.5位流水线操作AD转换器，这里的1.5位指什么。书上还强调，对于 ...
renature 发表于 2012/9/17 17:05

                               
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    1、 1.5位流水线操作AD转换器，这里的1.5位指什么。书上还强调，对于流水线性AD转换器，如果不做特别说明，都是指每级1.5位结构。
              1.5位指的是：每级ADC(sub-ADC)得到的位数2位，但最低位用于与下级的最高位做冗余加法（错位相加），所以为1.5位
   STAGE1              A1   A2
   STAGE2       +            B1   B2
--------------------------------------
                     =     D1  D2   D3

2、 余量增益为什么要乘以2.
   应该是余量信号要乘以2.
  [ Vin - Vref(D1- D2- D3) ]*2，是因为每级1.5位，本应该乘以4，但考虑到失调，可能乘以4的信号会溢出，所以指乘以2

tayo134

回复 2# andyjackcao


看来你对pipeline ADC还不太明白。在有效位数为1bit的STAGE中，本来就应该*2，而不是*4，如果*4的话，后面级的vref就应该是前级的2倍。好好想想吧，乘多少是不会去考虑失调的，也不会考虑信号溢出，这些都是ADC系统结构去考虑的。我现在的ADC就是每级输出1bit，增益为1点几。想想为什么吧

kingadam12

不懂 坐等大神回答

敏兹

回复  andyjackcao


看来你对pipeline ADC还不太明白。在有效位数为1bit的STAGE中，本来就应该*2，而不 ...
tayo134 发表于 2012-9-18 12:09

                               
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        人家也没说错，1.5b的由来本来就有2种解释，一种是2位得来的，一种是1位得来的。1.5也是从log2(3)得来。你只乘1点几那是你运放不是理想

ambrain

人家也没说错，1.5b的由来本来就有2种解释，一种是2位得来的，一种是1位得来的。1.5也是从lo ...
敏兹 发表于 2012-9-18 20:20

                               
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+1

tayo134

回复 5# 敏兹


1.5 位可以是1位得来的？？？第一次听说。我乘1点几与运放无关，是STAGE需要的精确增益，是计算出来的，根据ADC的结构，可以做成1.3,1.4,1.5等等增益(在理想运放下的增益)。你看过8bit ADC需要12级，10bit ADC需要14级或者更高的吗？详细分析过没有？ADC的本质原理是什么？
如果你的log2(3)中的3是指输出个数的话，那么你说的“1.5也是从log2(3)得来”也不全对，得看具体结构情况，在标准1.5bit结构中勉强可以用这个表达式。1.5bit只是一种说法而已，因为输出是两个bit，但是不是全的2bitADC，只有3种码值，所以称为1.5bit，从ADC本质上看，标准1.5bit结构它就是1bit，所以又说这种结构为每级1.5bit有效位数1bit。
从你的log2(3)看来，你应该有一点明白了，再多看看书吧，多分析分析，从ADC的本质入手。

tayo134

回复 5# 敏兹


   做一个ADC的模型，如果你可以做一个STAGE的增益为任何值(每个STAGE的值都不一样，运放理想，所有器件都理想)的一个ADC（所有STAGE后，通过数字部分后输出为2进制码），那么pipeline ADC你应该就搞清楚了。

rayhardenne

坐等大神

ambrain

[quote]回复  敏兹


   做一个ADC的模型，如果你可以做一个STAGE的增益为任何值(每个STAGE的值都不一样，运放 ...
tayo134 发表于 2012-9-19 12:21

                               
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这个是非均匀量化吗？？ 有什么好处啊？？